計(jì)01班計(jì)算機(jī)組成原理復(fù)習(xí)重點(diǎn)(白中英版)

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1、計(jì)算機(jī)構(gòu)成原理課程總結(jié)&復(fù)習(xí)考試要點(diǎn)一、考試以講授過(guò)的教材中的內(nèi)容為主，歸納要點(diǎn)如下：第1章 -第2章 計(jì)算機(jī)概念 運(yùn)算措施和運(yùn)算器（一）學(xué)習(xí)目的1.理解計(jì)算機(jī)的分類(lèi)和應(yīng)用。2.掌握計(jì)算機(jī)的軟、硬件構(gòu)成。3.掌握計(jì)算機(jī)的層次構(gòu)造。3掌握數(shù)的原碼、反碼、補(bǔ)碼的表達(dá)措施。4掌握計(jì)算機(jī)中數(shù)據(jù)的定點(diǎn)表達(dá)和浮點(diǎn)表達(dá)措施，并純熟掌握多種表達(dá)措施下所能表達(dá)的數(shù)據(jù)的范疇。5理解定點(diǎn)加法原理及其判斷溢出的措施。6理解計(jì)算機(jī)定點(diǎn)乘法、除法的實(shí)現(xiàn)措施。7理解浮點(diǎn)加法，乘法，除法的實(shí)現(xiàn)措施。8理解ALU運(yùn)算器的工作原理及其擴(kuò)展措施。（二）第1章學(xué)習(xí)內(nèi)容第一節(jié) 計(jì)算機(jī)的分類(lèi)和應(yīng)用要點(diǎn)：計(jì)算機(jī)的分類(lèi)，計(jì)算機(jī)的應(yīng)用。第二節(jié)

2、 計(jì)算機(jī)的硬件和軟件要點(diǎn)：理解計(jì)算機(jī)的硬件構(gòu)成及各部分的功能；理解計(jì)算機(jī)的軟件分類(lèi)和發(fā)展演變。第三節(jié) 計(jì)算機(jī)系統(tǒng)的層次構(gòu)造要點(diǎn)：理解計(jì)算機(jī)系統(tǒng)的層次構(gòu)造。（三）第2章學(xué)習(xí)內(nèi)容第一節(jié) 數(shù)據(jù)和文字的表達(dá)措施要點(diǎn)：定點(diǎn)數(shù)的表達(dá)措施，及其在原碼、反碼和補(bǔ)碼表達(dá)下的數(shù)值的范疇；浮點(diǎn)數(shù)的表達(dá)措施及其不同表達(dá)格式下數(shù)據(jù)的表達(dá)范疇；常用中文和字符的幾種表達(dá)措施； 第二節(jié) 定點(diǎn)加法、減法運(yùn)算要點(diǎn)：補(bǔ)碼加、減法及其溢出的檢測(cè)措施；二進(jìn)制加法器和十進(jìn)制加法器的邏輯構(gòu)成。 第三節(jié) 定點(diǎn)乘法運(yùn)算要點(diǎn)：原碼并行乘法原理；不帶符號(hào)的陣列乘法器；補(bǔ)碼并行乘法原理；直接補(bǔ)碼陣列乘法器。第四節(jié) 定點(diǎn)除法運(yùn)算要點(diǎn)：理解原碼除法原理

3、以及并行除法器的構(gòu)成原理。第五節(jié) 多功能算術(shù)/邏輯運(yùn)算單元要點(diǎn)：74181并行進(jìn)位運(yùn)算器；74182進(jìn)位鏈；多位ALU的擴(kuò)展。第六節(jié) 浮點(diǎn)運(yùn)算運(yùn)算和浮點(diǎn)運(yùn)算器要點(diǎn)：理解浮點(diǎn)加/減；浮點(diǎn)乘/除原理。浮點(diǎn)存儲(chǔ)：1若浮點(diǎn)數(shù)x的754原則存儲(chǔ)格式為(41360000)16，求其浮點(diǎn)數(shù)的十進(jìn)制數(shù)值。解：將16進(jìn)制數(shù)展開(kāi)后，可得二制數(shù)格式為 0 100 00010011 0110 0000 0000 0000 0000 S 階碼(8位) 尾數(shù)(23位)指數(shù)e=階碼-127=1000=00000011=(3)10涉及隱藏位1的尾數(shù)1.M=1.011 0110 0000 0000 0000 0000=1.01

4、1011于是有x=(-1)S1.M2e=+(1.011011)23=+1011.011=(11.375)10 2. 將數(shù)(20.59375)10轉(zhuǎn)換成754原則的32位浮點(diǎn)數(shù)的二進(jìn)制存儲(chǔ)格式。解:一方面分別將整數(shù)和分?jǐn)?shù)部分轉(zhuǎn)換成二進(jìn)制數(shù)：20.59375=10100.10011 然后移動(dòng)小數(shù)點(diǎn)，使其在第1，2位之間10100.10011=1.24 e=4于是得到： S=0, E=4+127=131, M= 最后得到32位浮點(diǎn)數(shù)的二進(jìn)制存儲(chǔ)格式為：00000000=(41A4C000)16 3. 假設(shè)由S,E,M三個(gè)域構(gòu)成的一種32位二進(jìn)制字所示的非零規(guī)格化浮點(diǎn)數(shù),真值表達(dá)為（非IEEE754原

5、則）：(1)s(1.M)2E128問(wèn)：它所示的規(guī)格化的最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？ (1)最大正數(shù)0 1111 1111 111 1111 1111 1111 1111 11111(12-23)2127(2)最小正數(shù) 000 000 000000 000 000 000 000 000 000 001.02128(3)最小負(fù)數(shù)111 111 111111 111 111 111 111 111 111 111(1223)2127(4)最大負(fù)數(shù)100 000 000000 000 000 000 000 000 000 001.02128 4.用源碼陣列乘法器、補(bǔ)碼陣列乘法器分

6、別計(jì)算xXy。 （1）x=11000 y=11111 (2) x=-01011 y=11001（1）原碼陣列x = 0.11011, y = -0.11111符號(hào)位: x0y0 = 01 = 1x原 = 11011, y原 = 111111 1 0 1 1* 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 0 0 0 1 0 1 x*y原 = 1， 11 0100 0101帶求補(bǔ)器的補(bǔ)碼陣列x補(bǔ) = 0 11011, y補(bǔ) = 1 00001乘積符號(hào)位單獨(dú)運(yùn)算011尾數(shù)部分算前求補(bǔ)輸出X11011，y1111

7、11 1 0 1 1* 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 0 0 0 1 0 1XY-0.(2) 原碼陣列x = -0.11111, y = -0.11011符號(hào)位: x0y0 = 11 = 0x補(bǔ) = 11111, y補(bǔ) = 110111 1 1 1 1*1 1 0 1 11 1 1 1 11 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1 x*y補(bǔ) = 0,11010,00101帶求補(bǔ)器的補(bǔ)碼陣列x補(bǔ) = 1 00001,

8、y補(bǔ) = 1 00101乘積符號(hào)位單獨(dú)運(yùn)算110尾數(shù)部分算前求補(bǔ)輸出X11111，y110111 1 1 1 1*1 1 0 1 11 1 1 1 11 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1XY0. 5. 計(jì)算浮點(diǎn)數(shù)x+y、x-yx = 2-101*(-0.010110), y = 2-100*0.010110 x浮= 11011,-0.010110 y浮= 11100,0.010110 Ex-Ey = 11011+00100 = 11111x浮= 11100,1.110101(0)x+y 1 1. 1 1 0 1

9、0 1 + 0 0. 0 1 0 1 1 00 0. 0 0 1 0 1 1 規(guī)格化解決: 0.101100 階碼 11010 x+y= 0.101100*2-6x-y 1 1.1 1 0 1 0 1 + 1 1.1 0 1 0 1 01 1.0 1 1 1 1 1 規(guī)格化解決: 1.011111 階碼 11100 x-y=-0.100001*2-4 6. 設(shè)過(guò)程段 Si所需的時(shí)間為i,緩沖寄存器的延時(shí)為l,線性流水線的時(shí)鐘周期定義為maxilml 流水線解決的頻率為 f1/。一種具有k 級(jí)過(guò)程段的流水線解決 n 個(gè)任務(wù)需要的時(shí)鐘周期數(shù)為T(mén)kk(n1)，所需要的時(shí)間為： TTk 而同步，順序完

10、畢的時(shí)間為：Tnkk級(jí)線性流水線的加速比：*Ck = TL nk Tk k(n1)第3章 多層次存儲(chǔ)器一、學(xué)習(xí)目的1理解存儲(chǔ)器的不同分類(lèi)及其各自的特點(diǎn)。2理解SRAM和DRAM存儲(chǔ)單元的構(gòu)成及其存儲(chǔ)原理。3掌握存儲(chǔ)器的擴(kuò)展及其與CPU的連接。4理解SRAM和DRAM的不同特點(diǎn)，掌握DRAM的刷新措施。5理解高性能主存儲(chǔ)器、閃速存儲(chǔ)器、高速存儲(chǔ)器的特點(diǎn)和工作原理。6掌握CACHE存儲(chǔ)器的基本原理及其地址映射過(guò)程。二、學(xué)習(xí)內(nèi)容第一節(jié) 存儲(chǔ)器概述要點(diǎn)：存儲(chǔ)器的分類(lèi)，存儲(chǔ)器的分級(jí)構(gòu)造。第二節(jié) 隨機(jī)讀寫(xiě)存儲(chǔ)器要點(diǎn)：SRAM基本存儲(chǔ)元的存儲(chǔ)原理；SRAM芯片的構(gòu)成及其邏輯構(gòu)造；SRAM的擴(kuò)展；SRAM與C

11、PU的連接；理解DRAM基本存儲(chǔ)元的存儲(chǔ)原理；DRAM芯片的構(gòu)成及其邏輯構(gòu)造；DRAM的刷新；理解EDRAM芯片的構(gòu)成及工作原理；理解閃存的工作原理及其特點(diǎn)。第三節(jié) 只讀存儲(chǔ)器和閃速存儲(chǔ)器要點(diǎn)：理解只讀存儲(chǔ)器的工作原理；理解閃存的工作原理及其特點(diǎn)。第四節(jié) 高速存儲(chǔ)器要點(diǎn)：理解高速存儲(chǔ)器的特點(diǎn)；理解雙端口存儲(chǔ)器的原理；理解多模塊交叉存儲(chǔ)器；相聯(lián)存儲(chǔ)器。第五節(jié) Cache存儲(chǔ)器要點(diǎn)：理解Cache的功能；掌握主存Cache的地址映射：全相聯(lián)方式、組相聯(lián)方式和直接相聯(lián)方式。*閃存：高性能、低功耗、高可靠性以及移動(dòng)性編程操作：事實(shí)上是寫(xiě)操作。所有存儲(chǔ)元的原始狀態(tài)均處“1”狀態(tài)，這是由于擦除操作時(shí)控制柵

12、不加正電壓。編程操作的目的是為存儲(chǔ)元的浮空柵補(bǔ)充電子，從而使存儲(chǔ)元改寫(xiě)成“0”狀態(tài)。如果某存儲(chǔ)元仍保持“1”狀態(tài)，則控制柵就不加正電壓。如圖(a)表達(dá)編程操作時(shí)存儲(chǔ)元寫(xiě)0、寫(xiě)1的狀況。事實(shí)上編程時(shí)只寫(xiě)0，不寫(xiě)1，由于存儲(chǔ)元擦除后原始狀態(tài)全為1。要寫(xiě)0，就是要在控制柵C上加正電壓。一旦存儲(chǔ)元被編程，存儲(chǔ)的數(shù)據(jù)可保持1之久而無(wú)需外電源。讀取操作：控制柵加上正電壓。浮空柵上的負(fù)電荷量將決定與否可以啟動(dòng)MOS晶體管。如果存儲(chǔ)元原存1，可覺(jué)得浮空柵不帶負(fù)電，控制柵上的正電壓足以啟動(dòng)晶體管。如果存儲(chǔ)元原存0，可覺(jué)得浮空柵帶負(fù)電，控制柵上的正電壓局限性以克服浮動(dòng)?xùn)派系呢?fù)電量，晶體管不能啟動(dòng)導(dǎo)通。當(dāng)MOS晶體

13、管啟動(dòng)導(dǎo)通時(shí)，電源VD提供從漏極D到源極S的電流。讀出電路檢測(cè)到有電流，表達(dá)存儲(chǔ)元中存1，若讀出電路檢測(cè)到無(wú)電流，表達(dá)存儲(chǔ)元中存0，如圖(b)所示。擦除操作：所有的存儲(chǔ)元中浮空柵上的負(fù)電荷要所有洩放出去。為此晶體管源極S加上正電壓，這與編程操作正好相反，見(jiàn)圖(c)所示。源極S上的正電壓吸取浮空柵中的電子，從而使所有存儲(chǔ)元變成1狀態(tài)。*cache：設(shè)存儲(chǔ)器容量為32字，字長(zhǎng)64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。若持續(xù)讀出4個(gè)字，問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少?解：順序存儲(chǔ)器和交叉存儲(chǔ)器持續(xù)讀出m=4個(gè)

14、字的信息總量都是：q=64b4=256b順序存儲(chǔ)器和交叉存儲(chǔ)器持續(xù)讀出4個(gè)字所需的時(shí)間分別是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)=200ns+350ns=350ns=3510-7s順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s*CPU執(zhí)行一段程序時(shí)，cache完畢存取的次數(shù)為1900次，主存完畢存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問(wèn)時(shí)間。解：h=Nc/（Nc+Nm）=1900

15、/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)0.95=83.3%ta=tc/e=50ns/0.833=60ns *存儲(chǔ)器：已知某64位機(jī)主存采用半導(dǎo)體存儲(chǔ)器，其地址碼為26位，若使用256K16位的DRAM芯片構(gòu)成該機(jī)所容許的最大主存空間，并選用模塊板構(gòu)造形式，問(wèn)：（1） 每個(gè)模塊板為1024K64位，共需幾種模塊板？（2） 個(gè)模塊板內(nèi)共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何選擇各模塊板？(1) (2) 每個(gè)模塊要16個(gè)DRAM芯片 (3)64*16 = 1024塊由高位地址選模塊*用16K

16、8位的DRAM芯片構(gòu)成64K32位存儲(chǔ)器，規(guī)定：(1) 畫(huà)出該存儲(chǔ)器的構(gòu)成邏輯框圖。(2) 設(shè)存儲(chǔ)器讀/寫(xiě)周期為0.5S, CPU在1S內(nèi)至少要訪問(wèn)一次。試問(wèn)采用哪種刷新方式比較合理？?jī)纱嗡⑿碌淖畲髸r(shí)間間隔是多少？對(duì)所有存儲(chǔ)單元刷新一遍所需的實(shí)際刷新時(shí)間是多少？解：(1)根據(jù)題意，存儲(chǔ)總?cè)萘繛?4KB，故地址總線需16位?，F(xiàn)使用16K*8位DRAM芯片，共需16片。芯片自身地址線占14位，因此采用位并聯(lián)與地址串聯(lián)相結(jié)合的措施來(lái)構(gòu)成整個(gè)存儲(chǔ)器，其構(gòu)成邏輯圖如圖所示，其中使用一片2：4譯碼器。(2)根據(jù)已知條件，CPU在1us內(nèi)至少訪存一次，而整個(gè)存儲(chǔ)器的平均讀/寫(xiě)周期為0.5us，如果采用集中刷

17、新，有64us的死時(shí)間，肯定不行如果采用分散刷新，則每1us只能訪存一次，也不行因此采用異步式刷新方式。假定16K*1位的DRAM芯片用128*128矩陣存儲(chǔ)元構(gòu)成，刷新時(shí)只對(duì)128行進(jìn)行異步方式刷新，則刷新間隔為2ms/128 = 15.6us，可取刷新信號(hào)周期15us。刷新一遍所用時(shí)間15us1281.92ms第4章 指令系統(tǒng)一、復(fù)習(xí)目的1理解計(jì)算機(jī)指令系統(tǒng)的發(fā)展與性能規(guī)定。2理解計(jì)算機(jī)指令格式的構(gòu)成形式，并可以根據(jù)規(guī)定設(shè)計(jì)計(jì)算機(jī)指令格式。3純熟掌握計(jì)算機(jī)指令和數(shù)據(jù)的多種尋址方式。4理解堆棧尋址方式的原理。5理解幾種典型指令的功能。二、復(fù)習(xí)內(nèi)容第一節(jié) 指令系統(tǒng)的發(fā)展和性能規(guī)定要點(diǎn)：理解計(jì)算

18、機(jī)指令系統(tǒng)的有關(guān)概念，理解計(jì)算機(jī)對(duì)指令系統(tǒng)與性能規(guī)定。第二節(jié) 指令格式要點(diǎn)：理解指令格式的構(gòu)成以及各部分的含義；指令地址碼的擴(kuò)展；指令格式設(shè)計(jì)。第三節(jié) 指令和數(shù)據(jù)的尋址方式要點(diǎn)：指令的尋址方式；數(shù)據(jù)的尋址方式。第四節(jié) 堆棧尋址方式要點(diǎn)：串聯(lián)堆棧的構(gòu)成和操作措施；存儲(chǔ)器堆棧的構(gòu)成和操作措施。第五節(jié) 典型指令要點(diǎn)：指令的分類(lèi)和多種類(lèi)型的功能。某計(jì)算機(jī)字長(zhǎng)16位，主存容量為64K字，采用單字長(zhǎng)單地址指令，共有40條指令，試采用直接、立即、變址、相對(duì)四種尋址方式設(shè)計(jì)指令格式。解：40條指令需占用操作碼字段（OP）6位，這樣指令余下長(zhǎng)度為10位。為了覆蓋主存640K字的地址空間，設(shè)尋址模式（X）2位，形

19、式地址（D）8位，其指令格式如下：尋址模式定義如下：X= 0 0 直接尋址 有效地址 E=D（直接尋址為256個(gè)存儲(chǔ)單元）X= 0 1 立即尋址 D字段為操作數(shù)X= 1 0 變址尋址 有效地址 E= (RX)D （可尋址64K個(gè)存儲(chǔ)單元）X= 1 1 相對(duì)尋址 有效地址 E=（PC）D （可尋址64K個(gè)存儲(chǔ)單元）其中RX為變址寄存器（16位），PC為程序計(jì)數(shù)器（16位），在變址和相對(duì)尋址時(shí)，位移量D可正可負(fù)。例如：一種二地址RR型，RS型指令構(gòu)造如下所示： 6 位 4 位 4 位 1位 2位 16位OP源寄存器目的寄存器Ix偏移量D其中源寄存器，目的寄存器都是通用寄存器，I為間接尋址標(biāo)志位，x

20、為尋址模式字段，D為偏移量字段，通過(guò)I，x，D的組合，可構(gòu)成RS型尋址方式的有效地址E。請(qǐng)?jiān)诒碇刑畛?種尋址方式相應(yīng)有效地址E的體現(xiàn)式。 尋址方式Ix有效地址E算法闡明直接尋址000？相對(duì)尋址001？PC為程序計(jì)數(shù)器變址尋址010？Rx為變址寄存器寄存器間接尋址111？R為通用寄存器間接尋址100？基址尋址011？Rb為基址寄存器請(qǐng)?jiān)诒碇刑畛?種尋址方式相應(yīng)有效地址E的體現(xiàn)式。某微機(jī)的指令格式如下所示：15 109 87 0OPXD例如其中D是位移量，X是尋址特性位，具體定義如下：X=00為直接尋址，01為基地址尋址，10為相對(duì)尋址，11為變址尋址。設(shè)(PC)=1234H，(X1)=0037H

21、（基址），(X2)=1122H（變址），請(qǐng)擬定下列指令的有效地址：（1）4020H ：（2）2204H ：（3）1320H： （4）3525H：（5）6721H：第5章 中央解決器一、復(fù)習(xí)目的1理解CPU的功能和構(gòu)成，理解并純熟掌握CPU中多種寄存器的功能。2理解指令周期的基本概念。3理解時(shí)序信號(hào)的體制、時(shí)序信號(hào)、機(jī)器周期、指令周期的形成過(guò)程。4理解微程序控制思想，理解微程序控制器的構(gòu)成和各部分的功能。5純熟掌握微程序設(shè)計(jì)技術(shù)，掌握微指令格式的形成過(guò)程。6理解硬布線控制器的工作原理。7理解CPU的流水工作原理。8理解精簡(jiǎn)指令系統(tǒng)和復(fù)雜指令系統(tǒng)各自的特點(diǎn)。二、復(fù)習(xí)內(nèi)容第一節(jié)CPU的功能和構(gòu)成要點(diǎn)

22、：CPU的功能和構(gòu)成；掌握CPU種的多種寄存器的功能。第二節(jié) 指令周期要點(diǎn)：指令周期的含義；指令周期的形成。第三節(jié) 時(shí)序產(chǎn)生器和控制方式要點(diǎn)：時(shí)序信號(hào)的作用和體制；時(shí)序信號(hào)產(chǎn)生器的構(gòu)成和工作原理；機(jī)器周期和指令周期的形成。第四節(jié) 微程序控制器要點(diǎn)：理解微程序控制器的原理；理解微指令和微程序含義。第五節(jié) 微程序設(shè)計(jì)技術(shù)要點(diǎn)：掌握微指令的格式；純熟掌握微指令的幾種編碼方式；掌握微程序的形成。第六節(jié) 硬布線控制器要點(diǎn)：理解硬布線控制的基本思想。第七節(jié) 流水CPU要點(diǎn)：理解流水計(jì)算機(jī)系統(tǒng)構(gòu)成；理解流水線中存才的重要問(wèn)題：資源有關(guān)，數(shù)據(jù)有關(guān)，控制有關(guān)。第八節(jié) RISC CPU要點(diǎn)：理解RISC CPU

23、和CISC CPU各自的特點(diǎn)。*微指令：直接表達(dá)法特點(diǎn)：這種措施構(gòu)造簡(jiǎn)樸，并行性強(qiáng)，操作速度快，但是微指令字太長(zhǎng)，若微命令的總數(shù)為N個(gè)，則微指令字的操作控制字段就要有N位。此外，在N個(gè)微命令中，有許多是互斥的，不容許并行操作，將它們安排在一條微指令中是毫無(wú)意義的，只會(huì)使信息的運(yùn)用率下降。*編碼表達(dá)法特點(diǎn)：可以避免互斥，使指令字大大縮短，但增長(zhǎng)了譯碼電路，使微程序的執(zhí)行速度減慢* 編碼注意幾點(diǎn)：字段編碼法中操作控制字段并非是任意的，必須要遵循如下的原則：把互斥性的微命令分在同一段內(nèi)，兼容性的微命令分在不同段內(nèi)。這樣不僅有助于提高信息的運(yùn)用率，縮短微指令字長(zhǎng)，并且有助于充足運(yùn)用硬件所具有的并行性，

24、加快執(zhí)行的速度。應(yīng)與數(shù)據(jù)通路構(gòu)造相適應(yīng)。每個(gè)小段中涉及的信息位不能太多，否則將增長(zhǎng)譯碼線路的復(fù)雜性和譯碼時(shí)間。一般每個(gè)小段還要留出一種狀態(tài)，表達(dá)本字段不發(fā)出任何微命令。因此當(dāng)某字段的長(zhǎng)度為三位時(shí)，最多只能表達(dá)七個(gè)互斥的微命令，一般用000表達(dá)不操作。*水平型微指令和垂直型微指令的比較(1)水平型微指令并行操作能力強(qiáng)，效率高，靈活性強(qiáng)，垂直型微指令則較差。(2)水平型微指令執(zhí)行一條指令的時(shí)間短，垂直型微指令執(zhí)行時(shí)間長(zhǎng)。(3)由水平型微指令解釋指令的微程序，有微指令字較長(zhǎng)而微程序短的特點(diǎn)。垂直型微指令則相反。(4)水平型微指令顧客難以掌握，而垂直型微指令與指令比較相似，相對(duì)來(lái)說(shuō)，比較容易掌握。*微

25、地址寄存器有6位(A5-A0)，當(dāng)需要修改其內(nèi)容時(shí)，可通過(guò)某一位觸發(fā)器的強(qiáng)置端S將其置“1”。既有三種狀況：(1)執(zhí)行“取指”微指令后，微程序按IR的OP字段(IR3-IR0)進(jìn)行16路分支；(2)執(zhí)行條件轉(zhuǎn)移指令微程序時(shí)，按進(jìn)位標(biāo)志C的狀態(tài)進(jìn)行2路分支；(3)執(zhí)行控制臺(tái)指令微程序時(shí)，按IR4，IR5的狀態(tài)進(jìn)行4路分支。請(qǐng)按多路轉(zhuǎn)移措施設(shè)計(jì)微地址轉(zhuǎn)移邏輯。答：按所給設(shè)計(jì)條件，微程序有三種鑒別測(cè)試，分別為P1，P2，P3。 由于修改A5-A0內(nèi)容具有很大靈活性，現(xiàn)分派如下：(1)用P1和IR3-IR0修改A3-A0；(2)用P2和C修改A0；(3)用P3和IR5，IR4修改A5，A4。 此外還要

26、考慮時(shí)間因素T4(假設(shè)CPU周期最后一種節(jié)拍脈沖)，故轉(zhuǎn)移邏輯體現(xiàn)式如下：A5=P3IR5T4A4=P3IR4T4A3=P1IR3T4A2=P1IR2T4A1=P1IR1T4A0=P1IR0T4+P2CT4 由于從觸發(fā)器強(qiáng)置端修改，故前5個(gè)體現(xiàn)式可用“與非”門(mén)實(shí)現(xiàn)，最后一種用“與或非”門(mén)實(shí)現(xiàn)。*某機(jī)有8條微指令I(lǐng)1-I8，每條微指令所涉及的微命令控制信號(hào)如下表所示。 a-j分別相應(yīng)10種不同性質(zhì)的微命令信號(hào)。假設(shè)一條微指令的控制字段為8位，請(qǐng)安排微指 令的控制字段格式。解：經(jīng)分析，（d, i, j）和（e, f, h）可分別構(gòu)成兩個(gè)小組或兩個(gè)字段，然后進(jìn)行譯碼，可得六個(gè)微命令信號(hào)，剩余的a,

27、b, c, g四個(gè)微命令信號(hào)可進(jìn)行直接控制，其整個(gè)控制字段構(gòu)成如下： *流水線（IF Instruction Fetch取指 ID Instruction Decode指令譯碼 EX Execution執(zhí)行 WB 成果寫(xiě)回）*今有4級(jí)流水線分別完畢取值、指令譯碼并取數(shù)、運(yùn)算、送成果四步操作，今假設(shè)完畢各步操作的時(shí)間依次為100ns,100ns,80ns,50ns。（2）若相鄰兩條指令發(fā)生數(shù)據(jù)有關(guān)，并且在硬件上不采用措施，那么第二條指令要推遲多少時(shí)間進(jìn)行。（3）如果在硬件設(shè)計(jì)上加以改善，至少需推遲多少時(shí)間？解：(1)流水線的操作周期應(yīng)按各步操作的最大時(shí)間來(lái)考慮，即流水線時(shí)鐘周期性 (2)遇到數(shù)據(jù)

28、有關(guān)時(shí)，就停止第2條指令的執(zhí)行，直到前面指令的成果已經(jīng)產(chǎn)生，因此至少需要延遲2個(gè)時(shí)鐘周期。 (3)如果在硬件設(shè)計(jì)上加以改善，如采用專(zhuān)用通路技術(shù)，就可使流水線不發(fā)生停止。第6章 總線系統(tǒng)一、學(xué)習(xí)目的1對(duì)的理解總線的基本概念，理解總線的連接方式和內(nèi)部構(gòu)造。2對(duì)的理解總線接口的功能。3掌握總線的仲裁、定期和數(shù)據(jù)傳送模式。4.理解ISA，EISA，VESA，PCI總線的功能和特性。二、學(xué)習(xí)內(nèi)容第一節(jié) 總線的概念和構(gòu)造形態(tài)要點(diǎn)：理解總線的功能和分類(lèi)；理解總線的幾種連接方式；理解總線的內(nèi)部構(gòu)造。第二節(jié) 總線接口要點(diǎn)：理解總線接口功能。第三節(jié) 總線的仲裁、定期和數(shù)據(jù)傳送模式要點(diǎn)：掌握總線的仲裁方式及其實(shí)現(xiàn)；

29、理解總線的定期方式以及各自的特點(diǎn)。第四節(jié) PCI總線要點(diǎn)：理解PCI總目前計(jì)算機(jī)中的作用以及特點(diǎn)。總線定義：總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是多種系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通路。借助于總線連接，計(jì)算機(jī)在各系統(tǒng)功能部件之間實(shí)現(xiàn)地址、數(shù)據(jù)和控制信息的互換，并在爭(zhēng)用資源的基本上進(jìn)行工作。 總線分類(lèi)： 內(nèi)部總線：CPU內(nèi)部連接各寄存器及運(yùn)算器部件之間的總線。 系統(tǒng)總線：CPU和計(jì)算機(jī)系統(tǒng)中其她高速功能部件互相連接的總線。 I/O總線：CPU和中低速I(mǎi)/O設(shè)備互相連接的總線。 總線特性： 物理特性：總線的物理連接方式（根數(shù)、插頭、插座形狀、引腳排列方式等）。 功能特性：每根線的功能。電氣特性：每

30、根線上信號(hào)的傳遞方向及有效電平范疇。時(shí)間特性：規(guī)定了每根總線在什么時(shí)間有效?？偩€帶寬：總線帶寬定義為總線自身所能達(dá)到的最高傳播速率，它是衡量總線性能的重要指標(biāo)。cpu 北橋 pci 南橋 isa 之間互相連通通過(guò)橋CPU總線、系統(tǒng)總線和高速總線彼此相連。橋?qū)嵸|(zhì)上是一種具有緩沖、轉(zhuǎn)換、控制功能的邏輯電路。多總線構(gòu)造體現(xiàn)了高速、中速、低速設(shè)備連接到不同的總線上同步進(jìn)行工作，以提高總線的效率和吞吐量，并且解決器構(gòu)造的變化不影響高速總線。整個(gè)總線分為：數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制線構(gòu)成。其構(gòu)造與簡(jiǎn)樸總線相似，但一般是32條地址線，32或64條數(shù)據(jù)線。為了減少布線，64位數(shù)據(jù)的低32位數(shù)據(jù)線常常

31、和地址線采用多路復(fù)用方式。仲裁總線：涉及總線祈求線和總線授權(quán)線。中斷和同步總線：用于解決帶優(yōu)先級(jí)的中斷操作，涉及中斷祈求線和中斷承認(rèn)線。公用線：涉及時(shí)鐘信號(hào)線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷電的時(shí)序信號(hào)線等。接口的典型功能：控制、緩沖、狀態(tài)、轉(zhuǎn)換、整頓、程序中斷。總線的傳播過(guò)程：串行傳送：使用一條傳播線，采用脈沖傳送。重要長(zhǎng)處是只需要一條傳播線，這一點(diǎn)對(duì)長(zhǎng)距離傳播顯得特別重要，不管傳送的數(shù)據(jù)量有多少，只需要一條傳播線，成本比較低廉。缺陷就是速度慢。并行傳送：每一數(shù)據(jù)位需要一條傳播線，一般采用電位傳送。分時(shí)傳送：總線復(fù)用或是共享總線的部件分時(shí)使用總線。*總線的信息傳送過(guò)程：祈求總線、總線仲

32、裁、尋址、信息傳送、狀態(tài)返回。總線數(shù)據(jù)傳送模式：讀、寫(xiě)操作：讀操作是由從方到主方的數(shù)據(jù)傳送；寫(xiě)操作是由主方到從方的數(shù)據(jù)傳送。塊傳送操作：只需給出塊的起始地址，然后對(duì)固定塊長(zhǎng)度的數(shù)據(jù)一種接一種地讀出或?qū)懭?。?duì)于CPU（主方）存儲(chǔ)器（從方）而言的塊傳送，常稱(chēng)為猝發(fā)式傳送，其塊長(zhǎng)一般固定為數(shù)據(jù)線寬度（存儲(chǔ)器字長(zhǎng)）的4倍。寫(xiě)后讀、讀修改寫(xiě)操作：這是兩種組合操作。只給出地址一次（表達(dá)同一地址），或進(jìn)行先寫(xiě)后讀操作，或進(jìn)行先讀后寫(xiě)操作。廣播、廣集操作：一般而言，數(shù)據(jù)傳送只在一種主方和一種從方之間進(jìn)行。但有的總線容許一種主方對(duì)多種從方進(jìn)行寫(xiě)操作，這種操作稱(chēng)為廣播。與廣播相反的操作稱(chēng)為廣集，它將選定的多種從方

33、數(shù)據(jù)在總線上完畢AND或OR操作，用以檢測(cè)多種中斷源。菊花鏈方式優(yōu)先級(jí)判決邏輯電路圖獨(dú)立祈求方式優(yōu)先級(jí)鑒別邏輯電路圖*橋：在PCI總線體系構(gòu)造中有三種橋。其中HOST橋又是PCI總線控制器，具有中央仲裁器。橋起著重要的作用，它連接兩條總線，使彼此間互相通信。橋又是一種總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一種總線主設(shè)備都能看到同樣的一份地址表。橋自身的構(gòu)造可以十分簡(jiǎn)樸，如只有信號(hào)緩沖能力和信號(hào)電平轉(zhuǎn)換邏輯，也可以相稱(chēng)復(fù)雜，如有規(guī)程轉(zhuǎn)換、數(shù)據(jù)快存、裝拆數(shù)據(jù)等。*（1）某總線在一種總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一種總線周期等于一種總線時(shí)鐘周期，

34、總線時(shí)鐘頻率為33MHz，總線帶寬是多少?（2）如果一種總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，總線帶寬是多少?解：（1）設(shè)總線帶寬用Dr表達(dá)，總線時(shí)鐘周期用T=1/f表達(dá)，一種總線周期傳送的數(shù)據(jù)量用D表達(dá)，根據(jù)定義可得Dr=D/T=D（1/T）=Df=4B33106/s=132MB/s（2）64位=8BDr=Df=8B66106/s=528MB/s*總線的一次信息傳送過(guò)程大體分哪幾種階段？若采用同步定期合同，請(qǐng)畫(huà)出讀數(shù)據(jù)的同步時(shí)序圖?？偩€的一次信息傳送過(guò)程，大體可分為：祈求總線，總線仲裁，尋址，信息傳送，狀態(tài)返回。 20. 70*8 = 560MHz/s*總線仲裁：按照總線

35、仲裁電路的位置不同，仲裁方式分為集中式和分布式兩種。集中式仲裁有三種：鏈?zhǔn)讲樵兎绞剑弘x中央仲裁器近來(lái)的設(shè)備具有最高優(yōu)先權(quán)，離總線控制器越遠(yuǎn)，優(yōu)先權(quán)越低。長(zhǎng)處：只用很少幾根線就能按一定優(yōu)先順序?qū)崿F(xiàn)總線控制，并且這種鏈?zhǔn)綐?gòu)造很容易擴(kuò)大設(shè)備。缺陷：是對(duì)詢問(wèn)鏈的電路故障很敏感，優(yōu)先級(jí)固定。計(jì)數(shù)器定期查詢方式：總線上的任一設(shè)備規(guī)定使用總線時(shí)，通過(guò)BR線發(fā)出總線祈求。中央仲裁器接到祈求信號(hào)后來(lái)，在BS線為“0”的狀況下讓計(jì)數(shù)器開(kāi)始計(jì)數(shù)，計(jì)數(shù)值通過(guò)一組地址線發(fā)向各設(shè)備。每個(gè)設(shè)備接口均有一種設(shè)備地址鑒別電路，本地址線上的計(jì)數(shù)值與祈求總線的設(shè)備地址相一致時(shí)，該設(shè)備 置“1”BS線，獲得了總線使用權(quán)，此時(shí)中斷計(jì)數(shù)

36、查詢。 每次計(jì)數(shù)可以從“0”開(kāi)始，也可以從中斷點(diǎn)開(kāi)發(fā)始。如果從“0”開(kāi)始，各設(shè)備的優(yōu)先順序與鏈?zhǔn)讲樵兎ㄏ嗨?，?yōu)先級(jí)的順序是固定的。如果從中斷點(diǎn)開(kāi)始，則每個(gè)設(shè)備使用總線的優(yōu)級(jí)相等?？梢员愕淖兓瘍?yōu)先級(jí)。獨(dú)立祈求方式：每一種共享總線的設(shè)備均有一對(duì)總線祈求線BRi和總線授權(quán)線BGi。當(dāng)設(shè)備規(guī)定使用總線時(shí)，便發(fā)出該設(shè)備的祈求信號(hào)。總線仲裁器中有一種排隊(duì)電路，它根據(jù)一定的優(yōu)先順序決定一方面響應(yīng)哪個(gè)設(shè)備的祈求，給設(shè)備以授權(quán)信號(hào)BGi。獨(dú)立祈求方式的長(zhǎng)處是響應(yīng)時(shí)間快，即擬定優(yōu)先響應(yīng)的設(shè)備所耗費(fèi)的時(shí)間少，用不著一種設(shè)備接一種設(shè)備地查詢。另一方面，對(duì)優(yōu)先順序的控制相稱(chēng)靈活。它可以預(yù)先固定，例如BR0優(yōu)先級(jí)最高，B

37、R1次之BRn最低；也可以通過(guò)程序來(lái)變化優(yōu)先順序；還可以用屏蔽（嚴(yán)禁）某個(gè)祈求的措施，不響應(yīng)來(lái)自無(wú)效設(shè)備的祈求。因此現(xiàn)代總線原則普遍采用獨(dú)立祈求方式。長(zhǎng)處是響應(yīng)時(shí)間快，即擬定優(yōu)先響應(yīng)的設(shè)備所耗費(fèi)的時(shí)間少。對(duì)優(yōu)先順序的控制也是相稱(chēng)靈活的。分布式仲裁：不需要中央仲裁器，而是多種仲裁器競(jìng)爭(zhēng)使用總線。當(dāng)它們有總線祈求時(shí)，把它們唯一的仲裁號(hào)發(fā)送到共享的仲裁總線上，每個(gè)仲裁器將仲裁總線上得到的號(hào)與自己的號(hào)進(jìn)行比較。如果仲裁總線上的號(hào)大，則它的總線祈求不予響應(yīng)，并撤銷(xiāo)它的仲裁號(hào)。最后，獲勝者的仲裁號(hào)保存在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級(jí)仲裁方略為基本。*總線仲裁某CPU采用集中式仲裁方式，使用獨(dú)立祈求

38、與菊花鏈查詢相結(jié)合的二維總線控制構(gòu)造。每一對(duì)祈求線BRi和授權(quán)線BGi構(gòu)成一對(duì)菊花鏈查詢電路。每一根祈求線可以被若干個(gè)傳播速率接近的設(shè)備共享。當(dāng)這些設(shè)備規(guī)定傳送時(shí)通過(guò)BRi線向仲裁器發(fā)出祈求，相應(yīng)的BGi線則串行查詢每個(gè)設(shè)備，從而擬定哪個(gè)設(shè)備享有總線控制權(quán)。請(qǐng)分析闡明圖6.14所示的總線仲裁時(shí)序圖。解：從時(shí)序圖看出，該總線采用異步定期合同。當(dāng)某個(gè)設(shè)備祈求使用總線時(shí)，在該設(shè)備所屬的祈求線上發(fā)出申請(qǐng)信號(hào)BRi（1）。CPU按優(yōu)先原則批準(zhǔn)后給出授權(quán)信號(hào)BGi作為回答（2）。BGi鏈?zhǔn)讲樵兏髟O(shè)備，并上升從設(shè)備回答SACK信號(hào)證明已收到BGi信號(hào)（3）。CPU接到SACK信號(hào)后下降BG作為回答（4）。在

39、總線“忙”標(biāo)志BBSY為“0”狀況該設(shè)備上升BBSY，表達(dá)該設(shè)備獲得了總線控制權(quán)，成為控制總線的主設(shè)備（5）。在設(shè)備用完總線后，下降BBSY和SACK（6）釋放總線。在上述選擇主設(shè)備過(guò)程中，也許現(xiàn)行的主從設(shè)備正在進(jìn)行傳送。此時(shí)需等待現(xiàn)行傳送結(jié)束，即現(xiàn)行主設(shè)備下降BBSY信號(hào)后（7），新的主設(shè)備才干上升BBSY，獲得總線控制權(quán)。*分布式仲裁示意圖（1）所有參與本次競(jìng)爭(zhēng)的各主設(shè)備將設(shè)備競(jìng)爭(zhēng)號(hào)CN取反后打到仲裁總線AB上，以實(shí)現(xiàn)“線或”邏輯。AB線低電平時(shí)表達(dá)至少有一種主設(shè)備的CNi為1，AB線高電平時(shí)表達(dá)所有主設(shè)備的CNi為0。（2）競(jìng)爭(zhēng)時(shí)CN與AB逐位比較，從最高位（b7）至最低位（b0）以一維

40、菊花鏈方式進(jìn)行，只有上一位競(jìng)爭(zhēng)得勝者Wi+1位為1。當(dāng)CNi=1，或CNi=0且ABi為高電平時(shí)，才使Wi位為1。若Wi=0時(shí)，將始終向下傳遞，使其競(jìng)爭(zhēng)號(hào)背面的低位不能送上AB線。（3）競(jìng)爭(zhēng)不到的設(shè)備自動(dòng)撤除其競(jìng)爭(zhēng)號(hào)。在競(jìng)爭(zhēng)期間，由于W位輸入的作用，各設(shè)備在其內(nèi)部的CN線上保存其競(jìng)爭(zhēng)號(hào)并不破壞AB線上的信息。（4）由于參與競(jìng)爭(zhēng)的各設(shè)備速度不一致，這個(gè)比較過(guò)程反復(fù)（自動(dòng)）進(jìn)行，才有最后穩(wěn)定的成果。競(jìng)爭(zhēng)期的時(shí)間要足夠，保證最慢的設(shè)備也能參與競(jìng)爭(zhēng)。*總線周期類(lèi)型PCI總線周期由目前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對(duì)等訪問(wèn)，也支持某些主設(shè)備的廣播讀寫(xiě)。存儲(chǔ)器讀/寫(xiě)總線周期存

41、儲(chǔ)器寫(xiě)和使無(wú)效周期特殊周期配備讀/寫(xiě)周期*PCI總線周期的操作過(guò)程有如下特點(diǎn)：（1）采用同步時(shí)序合同?？偩€時(shí)鐘周期以上跳沿開(kāi)始，半個(gè)周期高電平，半個(gè)周期低電平?？偩€上所有事件，即信號(hào)電平轉(zhuǎn)換出目前時(shí)鐘信號(hào)的下跳沿時(shí)刻，而對(duì)信號(hào)的采樣出目前時(shí)鐘信號(hào)的上跳沿時(shí)刻。（2）總線周期由被授權(quán)的主方啟動(dòng)，以幀F(xiàn)RAME#信號(hào)變?yōu)橛行?lái)批示一種總線周期的開(kāi)始。（3）一種總線周期由一種地址期和一種或多種數(shù)據(jù)期構(gòu)成。在地址期內(nèi)除給出目的地址外，還在C/BE#線上給出總線命令以指明總線周期類(lèi)型。（4）地址期為一種總線時(shí)鐘周期，一種數(shù)據(jù)期在沒(méi)有等待狀態(tài)下也是一種時(shí)鐘周期。一次數(shù)據(jù)傳送是在掛鉤信號(hào)IRDY#和TRDY

42、#均有效狀況下完畢，任一信號(hào)無(wú)效（在時(shí)鐘上跳沿被對(duì)方采樣到），都將加入等待狀態(tài)。（5）總線周期長(zhǎng)度由主方擬定。在總線周期期間FRAME#持續(xù)有效，但在最后一種數(shù)據(jù)期開(kāi)始前撤除。即以FRAME#無(wú)效后，IRDY#也變?yōu)闊o(wú)效的時(shí)刻表白一種總線周期結(jié)束。由此可見(jiàn)，PCI的數(shù)據(jù)傳送以猝發(fā)式傳送為基本機(jī)制，單一數(shù)據(jù)傳送反而成為猝發(fā)式傳送的一種特例。并且PCI具有無(wú)限制的猝發(fā)能力，猝發(fā)長(zhǎng)度由主方擬定，沒(méi)有對(duì)猝發(fā)長(zhǎng)度加以固定限制。（6）主方啟動(dòng)一種總線周期時(shí)規(guī)定目的方確認(rèn)。即在FRAME#變?yōu)橛行Ш湍康牡刂匪蜕螦D線后，目的方在延遲一種時(shí)鐘周期后必須以DEVSEL#信號(hào)有效予以響應(yīng)。否則，主設(shè)備中斷總線周期

43、。（7）主方結(jié)束一種總線周期時(shí)不規(guī)定目的方確認(rèn)。目的方采樣到FRAME#信號(hào)已變?yōu)闊o(wú)效時(shí)，即懂得下一數(shù)據(jù)傳送是最后一種數(shù)據(jù)期。目的方傳播速度跟不上主方速度，可用TRDY#無(wú)效告知主方加入等待狀態(tài)時(shí)鐘周期。當(dāng)目的方浮現(xiàn)故障不能進(jìn)行傳播時(shí)，以STOP#信號(hào)有效告知主方中斷總線周期。二、實(shí)驗(yàn)一、二、三屬于考試內(nèi)容，考實(shí)驗(yàn)原理，電路圖及接線，實(shí)驗(yàn)過(guò)程，實(shí)驗(yàn)成果：1，實(shí)驗(yàn)一 運(yùn)算器部件（ALU）實(shí)驗(yàn)：2，實(shí)驗(yàn)二 存儲(chǔ)器部件實(shí)驗(yàn)（1）：3，實(shí)驗(yàn)三 輸入輸出系統(tǒng)實(shí)驗(yàn)（數(shù)據(jù)輸入輸出實(shí)驗(yàn)）：三、第1-6章課后簡(jiǎn)樸的、中檔難度的習(xí)題屬于考試內(nèi)容。四、教材中1-6章講過(guò)的的所有概念、例題屬于考試內(nèi)容。五、考試題型見(jiàn)試題庫(kù)1-5套試卷，13計(jì)81、82試卷。六、交到教師處的作業(yè)和實(shí)驗(yàn)必須在考試前：1，考試前交送已經(jīng)布置的5次作業(yè),2，考試前交送實(shí)驗(yàn)一，實(shí)驗(yàn)二，實(shí)驗(yàn)三的實(shí)驗(yàn)報(bào)告。