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1、
洛 陽 理 工 學(xué) 院
課 程 設(shè) 計 報 告
課程名稱
EDA 技術(shù)與 VHDL
設(shè)計題目
音樂播放器的設(shè)計與仿真
專
業(yè)
通信工程
班
級
B1105
學(xué)
號
B1105
姓
名
完成日期
2014 年 12 月 22 日
前言
隨著科學(xué)技術(shù)的進(jìn)步，電子器件和電子系統(tǒng)設(shè)計方法日新月異，電子
2、設(shè)計自
動化（Electronics Design Automation ，EDA）技術(shù)正是適應(yīng)了現(xiàn)代電子產(chǎn)品設(shè)計的要求，吸收了多學(xué)科最新成果而形成的一門新技術(shù)。 現(xiàn)如今掌握 EDA技術(shù)是電子信息類專業(yè)的學(xué)生、工程技術(shù)人員所必備的基本能力和技能。
傳統(tǒng)電子電路的設(shè)計， 首先要對系統(tǒng)進(jìn)行分析， 然后按功能對系統(tǒng)進(jìn)行劃分，接下來就要選擇特定芯片， 焊接成 PCB電路板，最后對成品 PCB電路板進(jìn)行調(diào)試。這樣的設(shè)計沒有靈活性可言， 搭成的系統(tǒng)需要的芯片種類多且數(shù)目大， 而且對于電路圖的設(shè)計和電路板的設(shè)計都需要很大的工作量， 工作難度也很高。 隨著可編程器件和 EDA技術(shù)的發(fā)展，傳統(tǒng)設(shè)計的
3、劣勢被克服， 采用可編程邏輯器件基于芯片的設(shè)計方法， 期間的內(nèi)部邏輯和引腳可以由設(shè)計者自行決定， 提高了設(shè)計的靈活性和工作效率；同時，將系統(tǒng)集成在一個芯片上的設(shè)計，使系統(tǒng)具有體積小、
功耗低、可靠性高等特點。
EDA技術(shù)即電子設(shè)計自動化技術(shù)， 它是以可編程邏輯器件 (PLD)為載體，以硬件描述語言 (HDL)為主要的描述方式，以 EDA軟件為主要的開發(fā)軟件的電子設(shè)計過程。它主要采用“自頂向下”的設(shè)計方法，設(shè)計流程主要包括：設(shè)計輸入、綜
合、仿真、適配、下載。 EDA技術(shù)主要有以下特征：
（1）高層綜合的理論和方法取得進(jìn)展，從而將 EDA設(shè)計層次由 RT級提高到
了
4、系統(tǒng)級，并推出了系統(tǒng)級綜合優(yōu)化工具，縮短了復(fù)雜 ASIC 的設(shè)計周期。
（ 2）采用硬件描述語言來描述 10 萬門以上的設(shè)計，并形成了 VHDL和
Verilog-HDL 兩種標(biāo)準(zhǔn)硬件描述語言。
（3）采用平面規(guī)劃技術(shù)對邏輯綜合和物理版圖設(shè)計聯(lián)合管理，做到在邏輯
設(shè)計綜合早期階段就考慮到物理設(shè)計信息的影響。
（4）可測性綜合設(shè)計。
（5）為帶有嵌入式 IP 核的 ASIC設(shè)計提供軟、硬件協(xié)同設(shè)計工具。
（6）建立并設(shè)計工具框架結(jié)構(gòu)的集成化設(shè)計環(huán)境，以適應(yīng)當(dāng)今 ASIC 規(guī)模大
而復(fù)雜、數(shù)字與模擬電路并存、硬件與軟件設(shè)計并存、產(chǎn)品上市速度快等特點
5、。
總而言之， EDA技術(shù)的出現(xiàn)，給電子信息產(chǎn)業(yè)帶來了革命性的變革。
一.設(shè)計任務(wù)及要求
本次課程設(shè)計要求使用 EDA工具，設(shè)計實現(xiàn)簡易音樂播放器，理解音名與頻率的關(guān)系及數(shù)控分頻原理，經(jīng)過對整體進(jìn)行模塊化分析、編程、綜合、仿真及最終下載，完整實現(xiàn)簡易音樂器的播放功能。
用 VHDL語言設(shè)計樂音的節(jié)拍與音符產(chǎn)生電路；用 VHDL語言設(shè)計分頻系數(shù)、音符顯示數(shù)據(jù)產(chǎn)生電路；用 VHDL語言設(shè)計可控分頻器電路；理解簡易音樂播放器總體設(shè)計方案。
掌握基本的 VHDL語言；理解音樂播放電路設(shè)計方案。掌握用 VHDL語言設(shè)計節(jié)拍與音符產(chǎn)生電路； 掌
6、握用 VHDL語言設(shè)計分頻系數(shù)、 音符顯示數(shù)據(jù)產(chǎn)生電路；掌握用 VHDL語言設(shè)計可控分頻器電路。設(shè)計結(jié)果：原理圖與原程序、電路仿真圖、能在實訓(xùn)系統(tǒng)上播放悅耳動聽的音樂。
二.設(shè)計實現(xiàn)
2.1 準(zhǔn)備知識
在本次設(shè)計中采用了《梁?！?《茉莉花》 《蟲兒飛》作為要播放的樂曲，
根據(jù)聲樂知識，組成樂曲的每個音符的發(fā)音頻率值及其持續(xù)的時間是樂曲能連續(xù)
演奏所需的兩個基本要素， 獲取這兩個要素所對應(yīng)的數(shù)值以及通過純硬件的手段
來利用這些數(shù)值實現(xiàn)所希望樂曲的演奏效果是本實驗的關(guān)鍵。
該演奏電路演奏的樂曲是“梁祝”
7、片段，其最小的節(jié)拍為 1 拍。將 1 拍的時
長定為 0.25 秒，則只需要再提供一個 4Hz 的時鐘頻率即可產(chǎn)生 1 拍的時長，演奏的時間控制通過 ROM查表的方式來完成。 對于占用時間較長的節(jié)拍， 如全音符為 4 拍（重復(fù) 4），2/4 音符為 2 拍（重復(fù) 2），1/4 音符為 1 拍（重復(fù) 1）。
由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將得到的分頻
數(shù)四舍五入取整。 若基準(zhǔn)頻率過低， 則由于分頻系數(shù)過小， 四舍五入取整后的誤
差較大，若基準(zhǔn)頻率過高，雖然誤碼差變小，但分頻結(jié)構(gòu)將變大。實際的設(shè)計應(yīng)
綜合考慮兩方面的因素 , 在盡量減小頻率誤
8、差的前提下取舍合適的基準(zhǔn)頻率。本
設(shè)計中選取 4MHz的基準(zhǔn)頻率。表 2-1 為簡譜中音名與頻率的對應(yīng)關(guān)系。
表 2.1 樂譜編碼和樂音頻率
音符
編碼
頻率 f
分頻數(shù) 10^6/f
計數(shù)值 (10^6/2f)-1
1
1
262
10^6/262
1907
2
2
294
10^6/294
1699
3
3
330
10^6/330
1514
低
4
4
349
10^6/349
1431
5
5
392
10^6/392
1274
音
9、
6
6
440
10^6/440
1135
7
7
494
10^6/494
1011
1
8
523
10^6/523
955
2
9
587
10^6/587
850
3
10
659
10^6/659
757
中
4
11
698
10^6/698
715
5
12
784
10^6/784
636
音
6
13
880
10^6/880
567
7
14
988
10^6/988
505
高音
1
15
1047
10、10^6/1047
476
2.2 樂曲演奏電路的結(jié)構(gòu)示意
時鐘
樂譜
樂音
存儲器
揚聲器
分頻器
地址
2.3 樂曲演奏電路的子結(jié)構(gòu)
頂層結(jié)構(gòu)所包含的模塊分別有地址計數(shù)器模塊（ ADDR）、樂音分頻器模塊
（ SPEAKER）、數(shù)據(jù)存儲器（ YP）以下便是對各個子模塊的分析。
2.3.1 地址計數(shù)器模塊
1. 地址計數(shù)器功能
在此模塊中設(shè)置了一個 9 位二進(jìn)制計數(shù)器 （計數(shù)最大值為 512），這個計數(shù)器的計數(shù)頻
11、率選為 4Hz，即每一計數(shù)值的停留時間為 0.25s ，恰好為當(dāng)全音符設(shè)為 1s 時。例如，《梁?！窐非牡谝粋€音符為“ 3”，此音在邏輯中停留了 4 個時鐘節(jié)拍，即為 1s 時間，相應(yīng)地所對應(yīng)“ 1”音符分頻預(yù)置數(shù)為 1409 在 ADDR的輸入端停留了 1s。隨著 ADDR中的計數(shù)器按 4Hz 的時鐘頻率做加法計數(shù)時，樂譜逐次被選取，《梁?！窐非烷_始自然連續(xù)的演奏起來了。
2. 程序代碼
LIBRARY ieee;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
12、
ENTITY ADDR IS
PORT (clk : IN STD_LOGIC;
A : BUFFER STD_LOGIC_VECTOR(8 DOWNTO 0));
END;
ARCHITECTURE ONE OF ADDR IS
BEGIN
PROCESS (clk)
BEGIN
IF (clkevent AND clk = 1)
THEN
A <= A + 1;
END IF;
END PROCESS;
END;
3. 地址計數(shù)器符號圖
13、
圖 2.1 地址計數(shù)器符號圖
4. 仿真波形圖
圖 2.2 地址計數(shù)器波形圖
圖 2.3 地址計數(shù)器波形圖
2.3.2 樂音分頻器
1. 樂音分頻器模塊的功能
此模塊的功能首先是提供決定所發(fā)音符的分頻
14、預(yù)置數(shù)， 而此數(shù)在輸入端口停
留的時間即為此音符的節(jié)拍值。電路中設(shè)置了《梁?！?《茉莉花》 《蟲兒飛》樂曲全部音符所對應(yīng)的分頻預(yù)置數(shù)， 每一音符的停留時間由音樂節(jié)拍和音調(diào)發(fā)生器模塊 clk 輸入頻率決定，在此為 4Hz。
2. 樂音分頻器模塊的 VHDL源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity speaker is
port(clk : in std_logic;--1mhz
15、
TN : in std_logic_vector(3 downto 0);-- 樂譜編碼
spks : out std_logic);
end;
architecture rts of speaker is
signal FM : std_logic;
signal count : integer range 0 to 2047;
signal temp : integer range 0 to 2048;
begin
process (TN)
begin
case TN is
16、when "0000" => temp<=2048;
when "0001" => temp<=1907;
when "0010" => temp<=1699;
when "0011" => temp<=1514;
when "0101" => temp<=1275;
when "0110" => temp<=1136;
when "0111" => temp<=1011;
when "1000" => temp<=955;
when "1001" => temp<=851;
when "1010" => temp<=7
17、58;
when "1100" => temp<=637;
when "1101" => temp<=567;
when "1110" => temp<=505;
when "1111" => temp<=477;
when others => temp<=2048;
end case;
end process;
process(clk)
begin
if(clkevent and clk=1) then count<=count+1; if(count=temp) then FM<=not FM;count<=0;e
18、nd if;
end if;
end process;
spks<=FM;
end;
3. 樂音分頻器符號圖
圖 2.4 樂音分頻器符號圖
4. 樂音分頻器波形圖
圖 2.5 樂音 2 的波形圖
19、
圖 2.6 樂音 3 的波形圖
2.3.3 數(shù)據(jù)存 器
從菜 里的 Tools 選擇 MegaWizard Plug- In Manager ?，按照向 完成 ROM
的定制， ROM初始化文件 附 。
圖 2.7 數(shù)據(jù)存儲器設(shè)計圖
2.3.3 數(shù)據(jù)仿真
1.
20、 符號
圖 2.8 存儲器和地址計數(shù)器符號圖
2. 波形圖
圖 2.9 存儲器存入的數(shù)據(jù)
21、
存儲器存入了《梁?！?《茉莉花》 《蟲兒飛》 三首音樂，最小編程單
元是八分音符即每個數(shù)字占 0.37 秒。每首歌結(jié)束之后空 0.37*8*2 = 6 秒。三首
歌共 424 個地址，即 0.37*424 = 155 秒，即兩分半左右。
2.3.4 時鐘分頻器
1. 二十分頻器
程序代碼 :
library ieee;
use ieee.std_logic_1164.all;
entity fenpin20 is
port(clk : in std_logic; --
22、
out1 : out std_logic);--
輸入
輸出
20MHZ信號
1MHZ
end;
architecture one of fenpin20 is
signal T1 : integer range 0 to 10-1;
signal F1M : std_logic;
begin
process(clk)
begin
if(clkevent and clk=1)
then
T1<=T1+1;
if(T1=9
23、) then F1M<= not F1M;T1<=0;end if;
end if;
end process;
out1<=F1M;
end;
符號圖：
圖 2.10 分頻器符號圖
波形圖：
圖 2.11 分頻器波形圖
波形圖意義：
此分頻器是 20 分頻，即把頻率分成其本身頻率的 1/20 。波形圖中 clk 周期設(shè)置為 1
24、ns，則 cout1 的周期是 20ns 實現(xiàn) 20 分頻。
2. 1M分頻 4hz
程序代碼：
library ieee;
use ieee.std_logic_1164.all;
entity FENPIN4HZ is
port(clk : in std_logic; --
輸入
1MHZ信號
F : out std_logic);--
輸出
4HZ
end;
architecture one of FENPIN4HZ is
signa
25、l T1 : integer range 0 to 124999;
signal F1M : std_logic;
begin
process(clk)
begin
if(clkevent and clk=1)
then
T1<=T1+1;
if(T1=124999) then F1M<= not F1M;T1<=0;end if; end if;
end process;
F <= F1M;
end;
符號圖：
26、
圖 2.12 分頻器符號圖
波形圖：
圖 2.13 分頻器波形圖
三.整體仿真
3.1 符號圖
圖 3.1 整體符號圖
心得體會
27、通過這幾天的課程設(shè)計，使我對 VHDL語言有了更加深刻的了解，在書本上
學(xué)的理論知識能夠運用到了實踐中，而課程設(shè)計做的成功，增加了我學(xué)習(xí) EDA
的興趣，不論在以后的學(xué)習(xí)中還是工作中， EDA肯定是我們必不可少的設(shè)計工具。
通過此次課程設(shè)計我已經(jīng)可以按計劃將要求把簡易音樂演奏器設(shè)計出來， 并能實
現(xiàn)所要的功能。
在設(shè)計過程中， 我遇到了許多問題， 通過自己上網(wǎng)、 查閱資料、問同學(xué)老師，
解決了各個問題， 并設(shè)計出所需要的要求的程序代碼。 在設(shè)計過程中， 我了解到
設(shè)計程序代碼的基本過程，首先建立子模塊，并對各個模塊進(jìn)行仿真，調(diào)試，直
到實現(xiàn)所要
28、的功能為止。 再用元件例化對頂層文件進(jìn)行仿真， 調(diào)試，到仿真圖正
確止。最后將程序代碼下載到 FPGA實驗箱上。
總的來說，通過實驗，我激發(fā)了 EDA學(xué)習(xí)的興趣，也對這門課程有了更深的理解，對 EDA設(shè)計軟件 Quarter Ⅱ的使用也更加熟練。更重要的是在此次實驗過程中，更好的培養(yǎng)了我們的具體實驗的能力。 又因為在在實驗過程中有許多實驗現(xiàn)象，需要我們仔細(xì)的觀察， 并且分析現(xiàn)象的原因。 特別有時當(dāng)實驗現(xiàn)象與我們預(yù)計的結(jié)果不相符時， 就更加的需要我們仔細(xì)的思考和分析了， 并且進(jìn)行適當(dāng)?shù)恼{(diào)節(jié)。
參考文獻(xiàn)
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29、第 1 版 . 南京：東南大學(xué)出版社 ,2004
[2] 王玉秀 . 電工電子基礎(chǔ)實驗 . 第 1 版. 南京：東南大學(xué)出版社 ,2006
[3] 孫肖子 . 模擬電子技術(shù)基礎(chǔ) . 第 1 版 . 西安：西安電子科技大學(xué)出版
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[4] 謝自美 . 電子線路設(shè)計 ?實驗 ?測試 . 第 2 版 . 武昌：華中科技大學(xué)出版
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[5] 張豫滇 . 電子電路課程設(shè)計 . 第 1 版. 南京：河海大學(xué)出版社 ,2005.8
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30、4）:318-326
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（ 2） :250-257
[8] 趙明富 , 李立軍 .EDA技術(shù)基礎(chǔ) , 北京大學(xué)出版社 ,2007.5 （5）:221-224
附錄：
Addr
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梁祝
空 6 秒
34、
茉莉花
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9+
216
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