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1、第五章第五章80868086的總線操作和時(shí)序的總線操作和時(shí)序第一節(jié)第一節(jié) 概述概述z一、指令周期總線周期和一、指令周期總線周期和T T狀態(tài)狀態(tài) z 微處理器簡(jiǎn)單工作過(guò)程：z (1) 取出指令z (2) 分析指令z (3) 執(zhí)行指令z1.1.指令周期指令周期 執(zhí)行一條指令所需要的時(shí)間。z2.2.總線周期總線周期 指令周期分為一個(gè)個(gè)總線周期。如取指周期，存儲(chǔ)器讀等。z3.T3.T狀態(tài)狀態(tài) 每個(gè)總線周期通常包含4個(gè)T狀態(tài)(T1T4)，每個(gè)T狀態(tài)就是時(shí)鐘周期。二、學(xué)習(xí)二、學(xué)習(xí)CPUCPU時(shí)序的目的時(shí)序的目的z1.有利于深入了解指令的執(zhí)行過(guò)程。z2.編程時(shí)，適當(dāng)選用指令，縮短指令的存儲(chǔ)空間和執(zhí)行時(shí)間。z
2、3.連接時(shí)考慮時(shí)序配合。z4.實(shí)時(shí)控制。第二節(jié)第二節(jié) 8086 引腳功能引腳功能z最小模式 zMN/MX接+5Vz最大模式 zMN/MX接地z一、最小模式中引腳定義一、最小模式中引腳定義zAD15AD0(輸入/輸出，三態(tài))Address Data Bus 地址/數(shù)據(jù)總線，分時(shí)復(fù)用。 T1傳地址，T2T4傳數(shù)據(jù)，DMA方式三態(tài)。zA19/S6A16/S3(輸出，三態(tài))Address/Status 地址/狀態(tài)線，分時(shí)復(fù)用。 T1：地址高4位 T2 T4 ：狀態(tài)線 DMA：浮空 zRD(輸出，三態(tài)) Read 讀信號(hào)，低電平有效，DMA時(shí)浮空zWR(輸出，三態(tài)) Write 寫信號(hào)，低電平有效，DM
3、A時(shí)浮空zM/IO(輸出，三態(tài)) Memor/Input and output 輸入輸出和存儲(chǔ)器控制信號(hào)，低為訪問(wèn)I/O，高為訪問(wèn)存儲(chǔ)器， DMA時(shí)浮空。zALE(輸出)Address Latch Enable 地址鎖存允許信號(hào)，高電平有效,把AD0 AD15，A16 A19地址鎖存到地址鎖存器。 262626 zDEN(輸出，三態(tài))Data Enable 數(shù)據(jù)允許信號(hào)，低電平有效，作為8286/8287數(shù)據(jù)收發(fā)器的輸出允許信號(hào)，DMA時(shí)三態(tài)。zDT/R(輸出，三態(tài))Data Transmit/Receive 數(shù)據(jù)發(fā)送/接收控制信號(hào)，作為8286/8287的數(shù)據(jù)傳送方向控制，1 CPU發(fā)送 0
4、 接收，DMA時(shí)三態(tài)zREADY(輸入)Ready 準(zhǔn)備就緒信號(hào)，高電平，由存儲(chǔ)器或I/O端口發(fā)來(lái)的響應(yīng)信號(hào)，表示已準(zhǔn)備好。zRESET(輸入) 復(fù)位信號(hào)，高電平有效。zINTR(輸入)Interrupt Request 可屏蔽中斷請(qǐng)求信號(hào)，高電平有效。zINTA(輸出)Interrupt Acknowledge 中斷響應(yīng)信號(hào)，低電平有效。zNMI(輸入)Non-Maskable Interrupt 非屏蔽中斷請(qǐng)求信號(hào)，邊沿觸發(fā)。zTEST(輸入) 測(cè)試信號(hào)，低電平有效，CPU執(zhí)行WAIT指令，檢測(cè)TEST，為低繼續(xù)工作，為高CPU進(jìn)入空轉(zhuǎn)狀態(tài)，等待。z HOLD和HLDAz 系統(tǒng)總線的控制權(quán)
5、zHOLD(輸入)Hold Request 總線請(qǐng)求信號(hào)，高電平有效，別的設(shè)備要占用總線，提出。zHLDA(輸出)Hold Acknowledge 總線響應(yīng)信號(hào)，高電平有效，CPU一但測(cè)試到HOLD有效，如CPU允許讓出總線，在當(dāng)前總線周期的T4發(fā)出HLDA，讓出總線使用權(quán)，置三態(tài)。zBHE/S7 z T1：輸出BHE信號(hào)，表示高8位數(shù)據(jù)線 AD15AD0上數(shù)據(jù)有效；z T2T4：輸出狀態(tài)信號(hào)S7。 zCLK(輸入)Clock z 時(shí)鐘信號(hào)，5MHZzVcc +5V zGND 電源地1 402 393 384 375 366 357 348 339 3210 3111 3012 2913 28
6、14 2715 2616 2517 2418 2319 2220 21GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(M/IO)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET二、最大模式中引腳定義二、最大模式中引腳定義 24 31腳定義如下：zS2、S1、S0z (輸出，三態(tài))z Bus Cycle Statu
7、s 總線周期狀態(tài)信號(hào) P.207，表4-2S2S1S0性 能000中斷響應(yīng)001讀I/O口010寫I/O口011暫停100取指101讀存儲(chǔ)器110寫存儲(chǔ)器111無(wú)源zRQ/GT0，RQ/GT1(輸入/輸出，三態(tài)) Request/Grant 總線請(qǐng)求信號(hào)輸入/總線請(qǐng)求允許信號(hào)輸出。zLOCK(輸出，三態(tài)) 總線封鎖信號(hào)，低電平有效，別的總線主設(shè)備不能獲得對(duì)系統(tǒng)總線的控制。zQS1、QS0(輸出)Instruction Queue Status 指令隊(duì)列狀態(tài)信號(hào)，高電平有效，指出CPU中指令隊(duì)列當(dāng)前的狀態(tài)。z 8086最基本的總線周期是CPU與存儲(chǔ)器(或外設(shè))進(jìn)行通信。z1.存儲(chǔ)器讀周期和存儲(chǔ)器
8、寫周期z2.輸入輸出周期z3.空轉(zhuǎn)周期z4.中斷響應(yīng)周期z5.系統(tǒng)復(fù)位z6.CPU進(jìn)入和退出保持狀態(tài)的時(shí)序第三節(jié)第三節(jié) 80868086典型時(shí)序分析典型時(shí)序分析z 總線(Bus)傳送信息的公共通路。z 1.總線的分類總線的分類 總線類型：數(shù)據(jù)總線，地址總線，控制總線，電源線，地線等。z (1) 片級(jí)總線 元件級(jí)總線，用于芯片間的互連。z (2) 系統(tǒng)總線 內(nèi)總線，板級(jí)總線，微機(jī)總線，用于微機(jī)內(nèi)各種插件板間的連線。z (3) 外總線 通信總線，用于微機(jī)間，微機(jī)系統(tǒng)與其它設(shè)備間通信。第四節(jié)第四節(jié) 總線總線z2.總線標(biāo)準(zhǔn)總線標(biāo)準(zhǔn) 標(biāo)準(zhǔn)總線，對(duì)總線所用插座尺寸，引腳數(shù)目，引線信號(hào)含義，時(shí)序作明確統(tǒng)一規(guī)定。z (1)標(biāo)準(zhǔn)系統(tǒng)總線 PC總線，ISA，PCI，S-100，STD z (2)標(biāo)準(zhǔn)外總線 IEEE-488，EIA RS-232C，USB。 272727
《微機(jī)原理及接口技術(shù)》全套PPT電子課件教案第五章 8086的總線操作和時(shí)序
