浙江工業(yè)大學(xué)計(jì)算機(jī)組成考試要點(diǎn)

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1、計(jì)算機(jī)組成原理復(fù)習(xí)大綱 1. 計(jì)算機(jī)的硬件組成包含五大功能部件： 存儲器，運(yùn)算器，控制器，輸入設(shè)備，輸出設(shè)備 2. 定點(diǎn)數(shù)與浮點(diǎn)數(shù)的表示 3. 數(shù)的原碼、反碼、補(bǔ)碼表示。正數(shù)一樣，負(fù)數(shù)取反加1 4. 定點(diǎn)加減運(yùn)算、溢出檢測方法 1. 雙符號位 2. 單符號位 5. 邏輯運(yùn)算 邏輯非，加，乘，異： 例題： 某加法器進(jìn)位鏈小組信號為C4C3C2C1，低位來的進(jìn)位信號為C0，請分別按下述兩種方式寫出C4C3C2C1的邏輯表達(dá)式： 　?、? 串行進(jìn)位方式　?、? 并行進(jìn)位方式 解 ： 〔1〕串行進(jìn)位方式： C1 = G1 + P1 C0 其中

2、： G1 = A1 B1 ，P1 = A1⊕B1 C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4 (2) 并行進(jìn)位方式： C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0 C3 = G3 + P3 G2 + P3

3、 P2 G1 + P3 P2 P1 C0 C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表達(dá)式與串行進(jìn)位方式一樣。 6. 浮點(diǎn)加減運(yùn)算，浮點(diǎn)數(shù)的溢出判別 0操作數(shù)檢查，對階〔小階對大階〕，尾數(shù)進(jìn)展加減運(yùn)算，結(jié)果規(guī)格化并舍入處理 舍入〔直接刪除〕，尾數(shù)溢出〔尾數(shù)右移，階碼加1，最低位從最右端移除〕 7. 存儲器容量的擴(kuò)展：字?jǐn)U展與位擴(kuò)展。 1. 計(jì)算需求〔需多少片〕 2. 各芯片〔組〕的地址分配 * 3. 畫出各片〔組〕的地址、數(shù)據(jù)、片選、R/W信號線連接 8. 隨機(jī)存儲器分

4、為2種，其中哪一種需要?jiǎng)討B(tài)刷新？ 靜態(tài)讀寫存儲器〔SRAM〕 快，容量小 動(dòng)態(tài)讀寫存儲器〔DRAM〕 容量大，電容式〔須刷新〕 集中式刷新〔每個(gè)刷新周期都被刷新，周期間后半時(shí)間用于刷新，死區(qū)，無法讀/寫?！常? 分散式刷新〔刷新在每一次讀寫周期中，可能造成重復(fù)刷新〕， 異步刷新〔固定幾次刷新〕 9. 主存的技術(shù)指標(biāo) 存儲容量，存取時(shí)間，存儲周期，存儲器帶寬 10. 主存儲器與CPU之間增加高速緩沖存儲器的主要目的是什么？ 為了解決cpu與主存直接速度不匹配 〔工作原理:基于程序與數(shù)據(jù)訪問的局部性 cpu/cache間：字為單位 cache/主存:塊為單位

5、 命中率h，訪問效率e=tc/ta，平均訪問時(shí)間：ta〕 11. Cache與主存間的地址映像方式有3種： 全相聯(lián)映射〔主存的每一塊都能復(fù)制到cache的任何一塊〕、 直接〔一個(gè)主存塊智能復(fù)制到cache的一個(gè)特殊行上〕、 組相聯(lián) 12. 在物理構(gòu)成上，存儲器系統(tǒng)通常分為3層： 高速緩存->主存->輔存 13. 一條指令由哪幾局部構(gòu)成？〔指令格式〕 操作碼字段〔OP〕+地址碼字段〔A〕 14. 指令的尋址與操作數(shù)的尋址方式主要有哪些？ 指令尋址：順序?qū)ぶ放c跳躍尋址 操作數(shù)尋址：隱含尋址，立即尋址，直接尋址，間接尋址，存放器尋址，存放器間接尋址，偏移尋址〔相對尋址，基

6、址尋址，變址尋址〕，段尋址方式，堆棧尋址。 15. 確定不同尋址方式下的有效地址。P114 16. 中央處理器CPU的根本組成。運(yùn)算器+cache+控制器 17. CPU中的主要存放器有哪些？作用？P128 數(shù)據(jù)緩沖存放器〔DR〕：暫存ALU運(yùn)算結(jié)果 指令存放器〔IR〕：保存當(dāng)前正在執(zhí)行的一條指令 程序計(jì)數(shù)器〔PC〕：用來存放正在執(zhí)行的指令的地址，或下一條指令的地址 數(shù)據(jù)地址存放器〔AR〕：保存當(dāng)前cpu所訪問的數(shù)據(jù)cache存儲器單元地址 通用存放器〔R0~R3〕：為ALU提供工作區(qū) 狀態(tài)字存放器〔PSW〕：保存算數(shù)指令與邏輯指令運(yùn)算或測試結(jié)果建立的各種條件代碼 18.

7、CPU中用來存放現(xiàn)行指令的是什么存放器？指令存放器〔IR〕 19. 控制器可分為兩種：微程序控制器與組合邏輯控制器。P145 微程序控制器： 根本思想：仿照解題的方法，把操作控制信號編制成微指令，存放到控制存儲器里，運(yùn)行時(shí)，從控存中取出微指令，產(chǎn)生指令運(yùn)行所需的操作控制信號。從上述可以看出，微程序設(shè)計(jì)技術(shù)是用軟件方法來設(shè)計(jì)硬件的技術(shù)。 簡版： 將微操作序列代碼化，存放于控制存儲器中 執(zhí)行指令時(shí)，依次讀取微指令，產(chǎn)生控制信號 硬連線控制器的根本思想是：某一微操作控制信號是指令操作碼譯碼輸出、時(shí)序信號與狀態(tài)條件信號的邏輯函數(shù)，即用布爾代數(shù)寫出邏輯表達(dá)式，然后用門電路、觸發(fā)器等器件實(shí)現(xiàn)

8、 20. 微程序控制器的組成原理框圖。P147 21. 什么是微指令？說明機(jī)器指令與微指令的區(qū)別。 指令，即指機(jī)器指令，是計(jì)算機(jī)執(zhí)行某種操作的命令。每一條指令可以完成一個(gè)獨(dú)立的算術(shù)運(yùn)算或邏輯運(yùn)算操作。 控制部件通過控制線向執(zhí)行部件發(fā)出各種控制命令，通常把這種控制命令叫做微命令，而一組實(shí)現(xiàn)一定操作功能的微命令的組合，構(gòu)成一條微指令。許多條微指令組成的序列構(gòu)成了微程序，微程序那么完成對指令的解釋執(zhí)行。? 微指令：把在同一CPU周期內(nèi)并行執(zhí)行的微操作控制信息，存儲在控制存儲器里，稱為一條微指令〔 它是假設(shè)干微命令的組合，存放在一個(gè)控制存儲器單元中。一條微指令通常至少包含兩大局部信息：

9、操作控制字段，又稱微操作碼字段，用以產(chǎn)生某一步操作所需的各個(gè)微操作控制信號。 順序控制字段，又稱微地址碼字段，用以控制產(chǎn)生下一條要執(zhí)行的微指令地址?！? 微周期：讀取一條微指令并執(zhí)行所需的時(shí)間 微命令：控制部件向執(zhí)行部件發(fā)出的各種控制命令叫作微命令，它是構(gòu)成控制序列的最小單位。 微操作：微命令的操作過程，由微命令控制實(shí)現(xiàn)的最根本操作 22. 什么是處理機(jī)字長？ 〔機(jī)器字長是指計(jì)算機(jī)能直接處理的二進(jìn)制數(shù)據(jù)的位數(shù)，決定了計(jì)算機(jī)的運(yùn)算精度。通常與主存單元的位數(shù)一致〕 處理機(jī)運(yùn)算器中一次能夠完成二進(jìn)制運(yùn)算的位數(shù)。 23. 雙總線構(gòu)造機(jī)器的數(shù)據(jù)通路。P140 24. 流水CPU、并行處理

10、技術(shù)，流水線中的主要問題 流水方式CPU：指令部件、指令隊(duì)列、執(zhí)行部件 指令流水線 指令隊(duì)列：FIFO 執(zhí)行部件：可以有多個(gè)采用流水線方式構(gòu)成的算術(shù)邏輯部件構(gòu)成，可以將定點(diǎn)運(yùn)算部件與浮點(diǎn)運(yùn)算部件分開。 并行處理技術(shù)〔廣義含義〕： 只要在同一時(shí)刻〔同時(shí)性〕或在同一時(shí)間間隔內(nèi)〔并發(fā)性〕完成兩種或兩種以上性質(zhì)一樣或不同的工作，他們在時(shí)間上相互重疊，都表達(dá)了并行性 三種形式 1、時(shí)間并行〔重疊〕：讓多個(gè)處理過程在時(shí)間上相互錯(cuò)開，輪流使用同一套硬件設(shè)備的各個(gè)部件，以加快硬件周轉(zhuǎn)而贏得速度，實(shí)現(xiàn)方式就是采用流水處理部件 2、空間并行〔資源重復(fù)〕：以數(shù)量取勝，它能真正的表達(dá)同時(shí)性，LSI與

11、VLSI為其提供了技術(shù)保證。 3、時(shí)間+空間并行，Pentium中采用了超標(biāo)量流水線技術(shù)。 流水線中的主要問題： l 資源相關(guān)：多條指令進(jìn)入流水線后在同一時(shí)鐘周期內(nèi)爭用同一功能部件。 l 解決方法：后邊指令拖一拍再推進(jìn)；增設(shè)一個(gè)功能部件 l 數(shù)據(jù)相關(guān) RAW(Read After Write) 后面指令用到前面指令所寫的數(shù)據(jù) WAW(Write After Write) 兩條指令寫同一個(gè)單元 在簡單流水線中沒有此類相關(guān)，因?yàn)椴粫y序執(zhí)行 WAR(Write After Read) 后面指令覆蓋前面指令所讀的單元 在簡單流水線中沒有此類相關(guān) l 解決方法： 可以推后

12、后繼指令對相關(guān)單元的讀操作 設(shè)置相關(guān)的直接通路〔Forwarding〕 l 控制相關(guān) l 引起原因：轉(zhuǎn)移指令 l 解決方法：延遲轉(zhuǎn)移法，轉(zhuǎn)移預(yù)測法 25. 總線的特性、單總線構(gòu)造、多總線構(gòu)造 總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)展數(shù)據(jù)傳送的公共通路。 總線的特性可分為：物理特性、功能特性、電氣特性、時(shí)間特性。 l 物理特性：總線的物理連接方式〔根數(shù)、插頭、插座形狀，引腳排列方式〕 l 功能特性：每根線的功能〔數(shù)據(jù)線、地址線、控制線〕 l 電氣特性：每根線上信號的傳遞方向及有效電平范圍。 l 時(shí)間特性：規(guī)定了每根總線在什么時(shí)間有效。 單總線：使用一條單

13、一的系統(tǒng)總線來連接CPU、內(nèi)存與I/O設(shè)備。 多總線：在CPU、主存、I/O之間互聯(lián)采用多條總線 26. 總線的信息傳送方式 串行傳送： a) 使用一條傳輸線 b) 主要優(yōu)點(diǎn)是本錢比擬低廉 c) 缺點(diǎn)就是速度慢 并行傳送： d) 每一數(shù)據(jù)位需要一條傳輸線 分時(shí)傳送： e) 總線復(fù)用〔某傳輸線上既傳地址信息，又傳數(shù)據(jù)信息〕或是共享總線的部件分時(shí)使用總線 27. 總線的仲裁方式 集中式仲裁:仲裁方式必有一個(gè)中央仲裁器，它受理所有功能模塊的總線請求，按優(yōu)先原那么或公平原那么。 分布式仲裁:分布式仲裁不需要中央仲裁器，每個(gè)功能模塊都有自己的仲裁號與仲裁器。 集中式仲裁：

14、 每個(gè)功能模塊有兩條線連到總線控制器 請求信號線BR 授權(quán)信號線BG BS表示總線使用情況：1為使用中，0為空閑 l 集中式仲裁有三種： 1、 鏈?zhǔn)讲樵兎绞?、計(jì)數(shù)器定時(shí)查詢方式3、獨(dú)立請求方式 鏈?zhǔn)讲樵兎绞剑築G串連 l 離中央仲裁器最近的設(shè)備具有最高優(yōu)先權(quán)，離總線控制器越遠(yuǎn)，優(yōu)先權(quán)越低。 l 優(yōu)點(diǎn)：只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線控制，并且這種鏈?zhǔn)綐?gòu)造很容易擴(kuò)大設(shè)備。 l 缺點(diǎn)：是對詢問鏈的電路故障很敏感，優(yōu)先級固定。 計(jì)數(shù)器定時(shí)查詢方式： l 通過BR線發(fā)出總線請求； l BS線為0時(shí)，計(jì)數(shù)器開場計(jì)數(shù)，計(jì)數(shù)值通過一組地址線發(fā)向各設(shè)備； l 當(dāng)計(jì)數(shù)值與請求

15、總線的設(shè)備地址一致時(shí)，BS置1，獲得總線使用權(quán)； l 每次計(jì)數(shù)可以從“0〞開場，也可以從中止點(diǎn)開發(fā)始。 計(jì)數(shù)器的初值可用程序來設(shè)置，以方便地改變優(yōu)先次序。 在獨(dú)立請求方式中：每個(gè)設(shè)備均有一對總線請求線BRi與總線授權(quán)線BGi。 l 總線仲裁器中有一個(gè)排隊(duì)電路，它根據(jù)一定的優(yōu)先次序決定首先響應(yīng)哪個(gè)設(shè)備的請求，發(fā)出授權(quán)信號BGi。 l 獨(dú)立請求方式的優(yōu)點(diǎn)是響應(yīng)時(shí)間快，對優(yōu)先次序的控制相當(dāng)靈活。因此當(dāng)代總線標(biāo)準(zhǔn)普遍采用該方式。 分布式仲裁： 不需要中央仲裁器，而是多個(gè)仲裁器競爭使用總線。 l 當(dāng)它們有總線請求時(shí)，把它們唯一的仲裁號發(fā)送到共享的仲裁總線上，每個(gè)仲裁器將仲裁總線上得到的號

16、與自己的號進(jìn)展比擬。 l 如果仲裁總線上的號大，那么它的總線請求不予響應(yīng)，并撤消它的仲裁號。 l 最后，獲勝者的仲裁號保存在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級仲裁策略為根底。 28. 什么是總線的定時(shí)？同步定時(shí)與異步定時(shí) 總線定時(shí) l 總線的信息傳送過程：請求總線、總線仲裁、尋址、信息傳送、狀態(tài)返回。 l 總線定時(shí)：是指事件出現(xiàn)在總線上的時(shí)序關(guān)系。 l 同步定時(shí)： l 異步定時(shí)： 總線定時(shí)是總線系統(tǒng)的又一核心問題之一。為了同步主方、從方的操作，必須制訂定時(shí)協(xié)議，通常采用同步定時(shí)與異步定時(shí)兩種方式 l 在同步定時(shí)協(xié)議中，事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號來確定，總線

17、周期的長度是固定的。 l 在異步定時(shí)協(xié)議中，后一事件出現(xiàn)在總線上的時(shí)刻取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制根底上，不需要統(tǒng)一的公共時(shí)鐘信號。 l 在異步定時(shí)中，總線周期的長度是可變的。當(dāng)代的總線標(biāo)準(zhǔn)大都能支持以下數(shù)據(jù)傳送模式：①讀/寫操作；②塊傳送操作；③寫后讀、讀修改寫操作；④播送、廣集操作。 29. 單總線、多總線構(gòu)造的性能特點(diǎn)？ 單總線構(gòu)造特點(diǎn)： 被限定在一個(gè)被所有設(shè)備所能承受的通用時(shí)鐘頻率〔Clock Frequency〕上面，系統(tǒng)的整體性能不高。 在單總線構(gòu)造中，要求連接到總線上的邏輯部件必須高速運(yùn)行，以便在某些設(shè)備需要使用總線時(shí)，能迅速獲得總線控制權(quán)；而當(dāng)不

18、再使用總線時(shí)，能迅速放棄總線控制權(quán)。否那么，由于一條總線由多種功能部件共用，可能導(dǎo)致很大的時(shí)間延遲。 30. CPU與I/O之間數(shù)據(jù)傳輸?shù)目刂品绞接校? 1、程序查詢方式 P239 2、程序中斷方式P242 〔由軟件與硬件共同實(shí)現(xiàn)〕 3、直接內(nèi)存訪問方式〔DMA〕P253 4、通道方式P261 由硬件實(shí)現(xiàn) 31. I/O接口的主要功能：P192 控制，緩沖，狀態(tài)，轉(zhuǎn)換，整理，程序中斷。 32. I/O地址編址方式有哪些？各有什么優(yōu)缺點(diǎn)？ 獨(dú)立編制方式：I/O與存儲器分別編址〔存儲器與I/O端口在兩個(gè)獨(dú)立的地址空間中〕 (

19、1)優(yōu)點(diǎn)：I/O端口的地址碼較短，譯碼電路簡單，存儲器同I/O端口的操作指令不同，程序比擬清晰；存儲器與I/O端口的控制構(gòu)造相互獨(dú)立，可以分別設(shè)計(jì) (2)缺點(diǎn)：需要有專用的I/O指令，程序設(shè)計(jì)的靈活性較差 統(tǒng)一編制方式：I/O與存儲器一起編址〔存儲器與I/O端口共用統(tǒng)一的地址空間，當(dāng)一個(gè)地址空間分配給I/O端口以后，存儲器就不能再占有這一局部的地址空間〕 (1)優(yōu)點(diǎn)：不需要專用的I/O指令，任何對存儲器數(shù)據(jù)進(jìn)展操作的指令都可用于I/O端口的數(shù)據(jù)操作，程序設(shè)計(jì)比擬靈活；由于I/O端口的地址空間是內(nèi)存空間的一局部，這樣，I/O端口的地址空間可大可小，從而使外設(shè)的數(shù)量幾乎不受限制 (2)缺點(diǎn)

20、：I/O端口占用了內(nèi)存空間的一局部，影響了系統(tǒng)的內(nèi)存容量；訪問I/O端口也要同訪問內(nèi)存一樣，由于內(nèi)存地址較長，導(dǎo)致執(zhí)行時(shí)間增加 33. 什么是程序查詢方式、中斷方式與DMA方式？ 程序查詢方式是CPU管理I/O設(shè)備的最簡單方式，CPU定期執(zhí)行設(shè)備效勞程序，主動(dòng)來了解設(shè)備的工作狀態(tài)。這種方式浪費(fèi)CPU的珍貴資源。 程序中斷方式是各類計(jì)算機(jī)中廣泛使用的一種數(shù)據(jù)交換方式。當(dāng)某一外設(shè)的數(shù)據(jù)準(zhǔn)備就緒后，它“主動(dòng)〞向CPU發(fā)出請求信號。CPU響應(yīng)中斷請求后，暫停運(yùn)行主程序，自動(dòng)轉(zhuǎn)移到該設(shè)備的中斷效勞子程序，為該設(shè)備進(jìn)展效勞，完畢時(shí)返回主程序。中斷處理過程可以嵌套進(jìn)展，優(yōu)先級高的設(shè)備可以中斷優(yōu)先級低的

21、中斷效勞程序。 DMA,全稱為存儲器直接讀取，它是一種機(jī)制，用以實(shí)現(xiàn)I/O設(shè)別與進(jìn)程之間的數(shù)據(jù)異步傳輸?！裁枋鲂源饛?fù)，重點(diǎn)在于異步傳輸〕 DMA根本思想是：通過硬件控制實(shí)現(xiàn)主存與I／O設(shè)備間的直接數(shù)據(jù)傳送，在傳送過程中無需CPU的干預(yù)。數(shù)據(jù)傳送是在DMA控制器控制下進(jìn)展的。優(yōu)點(diǎn)：速度快。有利于發(fā)揮CPU的效率。 DMA方式采用以下三種方法：①停頓CPU訪內(nèi)；②周期挪用〔適用于I/O設(shè)備的額讀寫周期大于內(nèi)存的存取周期〕需要外設(shè)申請總線，所以前面的那句話；③DMA與CPU交替訪內(nèi)。DMA控制器按其組成構(gòu)造，分為選擇型與多路型兩類?！策m用于CPU的工作周期大于內(nèi)存的工作周期，這時(shí)候總顯得適用

22、全是分時(shí)適用的，有分時(shí)控制！〕 34. 中斷的過程。P242 35. 什么是中斷向量 中斷向量： l 當(dāng)CPU響應(yīng)中斷時(shí)，由硬件直接產(chǎn)生一個(gè)固定的地〗址(即向量地址) l 由向量地址指出每個(gè)中斷源設(shè)備的中斷效勞程序入口，這種方法通常稱為向量中斷。 36. 單級中斷、多級中斷 單級中斷的概念：所有中斷源屬于同一級，離CPU越近，優(yōu)先級越高。 中斷源的識別：串行排隊(duì)鏈法 多級中斷的概念 ： l 每級有一個(gè)中斷優(yōu)先權(quán) l 一維多級中斷與二維多級中斷 多級中斷源的識別：1、中斷優(yōu)先排隊(duì)電路 2、中斷向量產(chǎn)生電路 常用的提高的帶寬的方法：1多模穿插存儲構(gòu)造 2雙端口存儲

23、器 3提高系統(tǒng)內(nèi)部總線位數(shù) 或者提高CPU內(nèi)部設(shè)備的處理速度。 分諾依曼計(jì)算機(jī)體系的設(shè)計(jì)思想： 單級中斷的全過程?。。。。。。。。。。。。∨肿淤u肉所得?。。。?！ 指令與數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，從時(shí)空觀角度答復(fù)CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。 解：計(jì)算機(jī)可以從時(shí)間與空間兩方面來區(qū)分指令與數(shù)據(jù)，在時(shí)間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、往內(nèi)存寫入的數(shù)據(jù)也是來自于運(yùn)算器。 為什么多提穿插存儲器能實(shí)現(xiàn)并行流水線技術(shù)： 因?yàn)閷τ谝粋€(gè)模塊來說 從CPU給出命令獨(dú)處信息需要一個(gè)存儲周期時(shí)間，而對CPU來說，一個(gè)存儲周期內(nèi)可以訪問假設(shè)干的模塊，模塊的讀寫過程將重疊，所以這樣可以實(shí)現(xiàn)并行存儲器構(gòu)造。 注意：總線的傳輸時(shí)間t與T 比值的倒數(shù)m稱為穿插存取度，模塊數(shù)必須大于它才能實(shí)現(xiàn)，這樣做是為了保證某模塊經(jīng)過mt的時(shí)間后，上次的存取操作已經(jīng)完成。 畫圖說明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次構(gòu)造。P13-14 5級 高級語言級 編譯程序 4級 匯編語言級 匯編程序 3級 操作系統(tǒng)級 操作系統(tǒng) 2級 一般機(jī)器級 微程序 1級 微程序設(shè)計(jì)級 直接由硬件執(zhí)行 第 15 頁