《電子線路設(shè)計(jì)》doc版.doc

濰 坊 學(xué) 院 電電子子線線路路C CA ADD 期期末末報(bào)報(bào)告告說(shuō)說(shuō)明明書書 系系 部：部： 信息與控制工程學(xué)院 專專 業(yè)：業(yè)： 電氣自動(dòng)化 班班 級(jí)級(jí)： 一班 學(xué)生姓名學(xué)生姓名: : 張會(huì)會(huì) 學(xué)學(xué) 號(hào)號(hào): 10032130115 2012 年 6 月 30 日 1 目目 錄錄 1 1 電路原理圖設(shè)計(jì)電路原理圖設(shè)計(jì)2 2 11 原理圖文件的建立與配置 2 12 繪制原理圖 2 13 ERC 規(guī)則檢查并生成網(wǎng)絡(luò)報(bào)表文件.2 131 網(wǎng)絡(luò)報(bào)表 3 132 元件報(bào)表 .3 133 生成元件交叉參考報(bào)表 .5 2 2 印制電路板（印制電路板（PCBPCB）設(shè)計(jì)）設(shè)計(jì)6 6 21 創(chuàng)建 PCB 文件 6 22 自動(dòng)布線 7 3 3 DRCDRC 和報(bào)表生成和報(bào)表生成 8 8 31 DRC 規(guī)則檢查.8 311 電路板信息報(bào)表 8 312 網(wǎng)絡(luò)狀態(tài)報(bào)表 8 附錄附錄9 9 1 原理圖 .9 2 網(wǎng)絡(luò)報(bào)表 9 3 進(jìn)行自動(dòng)布線后的 PCB.15 4 放置覆銅后的 PCB.15 5 DRC 規(guī)則檢查.16 6 電路板信息報(bào)表 16 7 網(wǎng)絡(luò)狀態(tài)報(bào)表 17 心得體會(huì)心得體會(huì)1818 2 1 電路原理圖設(shè)計(jì)電路原理圖設(shè)計(jì) 11 原理圖文件的建立與配置原理圖文件的建立與配置 首先，執(zhí)行菜單選項(xiàng)【File】 【New】 【Schematic】,新建一個(gè) SCHDOC 文 件，然后在該原理圖文件上單擊鼠標(biāo)右鍵，選擇【Save As】菜單選項(xiàng)， 然后執(zhí)行相應(yīng)的文件保存操作，文件取名為 Sheet1.SchDoc。然后建立一個(gè)新 的 PCB 工程，工程命名為 PCB Project1.PRJPCB。將建立的原理圖文件添加到項(xiàng)目 文件中。 進(jìn)入 Sheet.SchDoc 原理圖文件進(jìn)行原理圖的圖紙?jiān)O(shè)置，在原理圖上單擊右鍵打 開菜單，選擇【Document Options】,這時(shí)將會(huì)出現(xiàn)一個(gè)對(duì)話框，這里將 snap 的值 選為 5，Title Block 前的對(duì)勾去掉，其他圖紙?jiān)O(shè)置保持不變。單擊【OK】按鈕，這 樣便完成了原理圖圖紙的設(shè)置操作。 12 繪制原理圖繪制原理圖 打開前面已經(jīng)配置好的原理圖文件 Sheet.SchDoc，接下來(lái)單開庫(kù)文件工作面板， 然后單擊工作面板上的【Search】按鈕，這時(shí)會(huì)打開相應(yīng)的搜索元件對(duì)話框。選中 【Scope】中的 Libraries on Parh 選項(xiàng)，搜索元件名稱，然后單擊【Search】按鈕， 一一搜索出所需要的元件。 將元件按照位置一一放好利用布線工具按要求放置導(dǎo)線、放置總線、放置總線 分支、放置網(wǎng)絡(luò)標(biāo)號(hào)等。 由于原理圖中需要進(jìn)行 ERC，因此需要在部分懸空的管腳中加入 NO ERC 予以標(biāo) 識(shí)。 13 ERC 規(guī)則檢查并生成網(wǎng)絡(luò)報(bào)表文件規(guī)則檢查并生成網(wǎng)絡(luò)報(bào)表文件 首先打開相應(yīng)的項(xiàng)目文件 PCB Project1.PRJPCB，然后執(zhí)行相應(yīng)的菜單 【Protect】到【Protect Options】,這是系統(tǒng)將會(huì)彈出相應(yīng)的設(shè)計(jì)項(xiàng)目選項(xiàng)對(duì)話框。 然后菜單命 令【Protect】到【Compile PCB Porject】,完成相應(yīng)的項(xiàng)目編譯后，便可通過(guò)消息 3 工作面板檢查當(dāng)前設(shè)計(jì)項(xiàng)目中的錯(cuò)誤，然后進(jìn)行修改。 131 網(wǎng)絡(luò)報(bào)表 打開前面的設(shè)計(jì)項(xiàng)目文件 PCB Project1.PRJPCB，同時(shí)打開相應(yīng)的原理圖文件 Sheet1.SchDoc 來(lái)啟動(dòng)相應(yīng)的原理圖設(shè)計(jì)系統(tǒng)；接下來(lái)執(zhí)行相應(yīng)的菜單命令 【Design】到【Netlist】,選擇彈出下拉菜單中的 Protel 命令；完成相應(yīng)的報(bào)表生 成工作后，會(huì)自動(dòng)在項(xiàng)目文件夾中生成一個(gè)與項(xiàng)目文件夾同名、擴(kuò)展名為 “.NET” 的網(wǎng)絡(luò)報(bào)表文件。生成的網(wǎng)絡(luò)報(bào)表的內(nèi)容如附錄 2 所示。 132 元件報(bào)表 首先打開設(shè)計(jì)項(xiàng)目文件 PCB Project1.PRJPCB，同時(shí)打開相應(yīng)的原理圖文件 Sheet1.SchDoc 來(lái)啟動(dòng)相應(yīng)的原理圖設(shè)計(jì)系統(tǒng)，然后執(zhí)行菜單命令【Reports】到 【Bill of Materials】,這時(shí)系統(tǒng)會(huì)彈出元件報(bào)表對(duì)話框。 在元件對(duì)話框中，通過(guò)對(duì)話框左下角的 Export 按鈕直接導(dǎo)出相應(yīng)的元件報(bào)表清 單，另外也可通過(guò) Excel 按鈕將元件報(bào)表的內(nèi)容導(dǎo)出到 Excel 中。 DesignatorLibRef Descripti onFootprintComment C1Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C2Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C3Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C4Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C5CapCapacitorRAD-0.3Cap Half Watt DIO7.1- 4 Zener3.9x1.9 JP1 Header 4H Header, 4-Pin, Right Angle HDR1X4 HHeader 4H JP2 Header 4H Header, 4-Pin, Right Angle HDR1X4 HHeader 4H JP3 Header 16 Header, 16-Pin HDR1X1 6Header 16 R1RPot2 Potentio meterVR2RPot2 R2RPot2 Potentio meterVR2RPot2 R3Res1Resistor AXIAL- 0.3Res1 R4Res1Resistor AXIAL- 0.3Res1 R5Res1Resistor AXIAL- 0.3Res1 R6Res1Resistor AXIAL- 0.3Res1 R7Res1Resistor AXIAL- 0.3Res1 R8Res1Resistor AXIAL- 0.3Res1 R9Res1Resistor AXIAL- 0.3Res1 U1TL074CN Low- Noise J- FET Quad Operation al AmplifierDIP-14TL074CN U2 ADC1001 CCJ 10-Bit 礟 - Compatib le A/D ConverterDIP-20ADC1001CCJ 5 133 生成元件交叉參考報(bào)表 首先打開設(shè)計(jì)項(xiàng)目文件 PCB Project1.PRJPCB，同時(shí)打開相應(yīng)的原理圖文件 Sheet1.SchDoc 來(lái)啟動(dòng)相應(yīng)的原理圖設(shè)計(jì)系統(tǒng)，然后執(zhí)行菜單命令【Reports】到 【Component Corss Reference】,這時(shí)系統(tǒng)將會(huì)彈出相應(yīng)的元件交叉參考對(duì)話框。 在交叉元件參考表對(duì)話框中，通過(guò)對(duì)話框左下角的 Export 按鈕直接導(dǎo)出相應(yīng)的 元件交叉參考報(bào)表清單，另外也可通過(guò) Excel 按鈕將元件交叉參考報(bào)表的內(nèi)容導(dǎo)出 到 Excel 中。 DesignatorLibRef Descriptio nFootprintComment C1Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C2Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C3Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C4Cap Pol1 Polarized Capacitor (Radial)RB7.6-15Cap Pol1 C5CapCapacitorRAD-0.3Cap D11N759A Half Watt Zener DIO7.1- 3.9x1.91N759A JP1Header 4H Header, 4-Pin, Right Angle HDR1X4 HHeader 4H JP2Header 4H Header, 4-Pin, Right Angle HDR1X4 HHeader 4H JP3Header 16 Header, 16-PinHDR1X16Header 16 R1RPot2 Potentiom eterVR2RPot2 R2RPot2PotentiomVR2RPot2 6 eter R3Res1ResistorAXIAL-0.3Res1 R4Res1ResistorAXIAL-0.3Res1 R5Res1ResistorAXIAL-0.3Res1 R6Res1ResistorAXIAL-0.3Res1 R7Res1ResistorAXIAL-0.3Res1 R8Res1ResistorAXIAL-0.3Res1 R9Res1ResistorAXIAL-0.3Res1 U1TL074CN Low- Noise J- FET Quad Operation al AmplifierDIP-14TL074CN U2ADC1001CCJ 10-Bit 礟- Compatibl e A/D ConverterDIP-20ADC1001CCJ 2 印制電路板（印制電路板（PCB）設(shè)計(jì)）設(shè)計(jì) 21 創(chuàng)建創(chuàng)建 PCB 文件文件 在 Protel DXP 的主界面中，單擊文件工作面板底部【New from template】區(qū) 域中的 PCB Borad Wizard 選項(xiàng)，這時(shí)系統(tǒng)將會(huì)啟動(dòng)相應(yīng)的 PCB 生成向?qū)?，單?Next 按鈕，這時(shí)系統(tǒng)會(huì)進(jìn)入到 PCB 度量單位設(shè)置對(duì)話框。在這個(gè)相應(yīng)的設(shè)置對(duì)話框 中，將 PCB 度量單位設(shè)置成（Imperial）英制。 連續(xù)單擊 Next,這時(shí)系統(tǒng)將進(jìn)入到自定義板型設(shè)計(jì)對(duì)話框。PCB 板型設(shè)計(jì)為 Rectangular(矩形)；PCB 寬度設(shè)置為 4640mil。高度設(shè)置為 3640mil；PCB 中電氣邊 界和物理邊界的間距設(shè)置為 75mil； 單擊 Next 按鈕，這時(shí)系統(tǒng)將進(jìn)入到工作層面設(shè)置對(duì)話框，這里將信號(hào)層的數(shù)目 設(shè)置為 2，內(nèi)部電源/接地層的數(shù)目設(shè)置為 0。 繼續(xù)單擊 Next 按鈕，這時(shí)系統(tǒng)將進(jìn)入到過(guò)孔類型設(shè)置對(duì)話框，我們選擇 7 Thruhole Vias only 選項(xiàng)。單擊 Next 按鈕，這時(shí)系統(tǒng)將進(jìn)入到元件封裝設(shè)置對(duì)話 框。選中 Through-hole components 選項(xiàng)。 連續(xù)單擊 Next 按鈕，這時(shí)系統(tǒng)將進(jìn)入到 PCB 生成向?qū)瓿傻奶崾究颍蝗缓髥螕?finish 按鈕，這時(shí)系統(tǒng)將會(huì)建立一個(gè) PCB.PcbDoc 文件。 在 PCB 設(shè)計(jì)系統(tǒng)中，單擊設(shè)計(jì)窗口下部的相應(yīng)機(jī)械層 Mechanicall 標(biāo)簽，然后 執(zhí)行菜單命令【Place】到【Keepout】到【Track】 ；wancheng PCB 中物理邊界的定 義。 然后通過(guò)執(zhí)行菜單命令【Design】到【Options】,系統(tǒng)將會(huì)彈出 PCB 選項(xiàng)對(duì)話 框，設(shè)計(jì) PCB 的度量單位、捕獲柵格、元件柵格、電氣柵格、可視柵格和 PCB 圖紙 位置等進(jìn)行設(shè)計(jì)。 22 自動(dòng)布線自動(dòng)布線 在 PCB 設(shè)計(jì)系統(tǒng)中，打開前面進(jìn)行的元件布局后的 PCB 文件 PCB.PcbDoc，然后 執(zhí)行菜單命令【AytoRoute】到【All】,這時(shí)系統(tǒng)會(huì)彈出一個(gè)自動(dòng)布線策略對(duì)話框。 確定了對(duì)話框中的自動(dòng)布線策略后，單擊 Route All 按鈕關(guān)閉自動(dòng)布線策略對(duì)話框， 這時(shí)系統(tǒng)將開始進(jìn)行 PCB 的自動(dòng)布線操作。 手工調(diào)整接地線寬度，選中接地線，并雙擊該導(dǎo)線，彈出相應(yīng)的導(dǎo)線屬性對(duì)話 框。在導(dǎo)線屬性對(duì)話框中，將接地線的寬度調(diào)整為 30mil,然后單擊 OK 按鈕即可完 成接地線的加寬操作。 放置覆銅，執(zhí)行菜單命令【Place】到【Polygon Plane】 ，系統(tǒng)將會(huì)進(jìn)入放置覆 銅的命令狀態(tài)，這時(shí)將會(huì)彈出覆銅屬性對(duì)話框；在對(duì)話框中對(duì)覆銅屬性設(shè)置完成后， 單擊 OK 按鈕返回到放置覆銅的命令狀態(tài)，最后在 PCB 的空白處完成相應(yīng)的放置覆銅 操作，同時(shí)將電路中的接地線連接起來(lái)。 3 DRC 和報(bào)表生成和報(bào)表生成 31 DRC 規(guī)則檢查規(guī)則檢查 首先打開設(shè)計(jì)項(xiàng)目文件 MyDesign.PRJPCB，和前面新建的 PCB 文件，然后執(zhí)行 8 菜單命令【Tools】到【Desian Rule Check】,這時(shí)將會(huì)彈出一個(gè)設(shè)計(jì)規(guī)則檢查對(duì)話 框。在對(duì)話框中對(duì)相應(yīng)的檢查規(guī)則設(shè)置完畢后，單擊 Run Design Rule Check 按鈕 即可進(jìn)行相應(yīng)的設(shè)計(jì)規(guī)則檢查，同時(shí)系統(tǒng)將會(huì)自動(dòng)生成一個(gè)與 PCB 文件同名、擴(kuò)展 名為“.DRC”的設(shè)計(jì)規(guī)則檢查文件。DRC 規(guī)則檢查的內(nèi)容見(jiàn)附錄 5. 311 電路板信息報(bào)表 在 PCB 設(shè)計(jì)系統(tǒng)中，打開前面的 PCB 文件 PCB.PcbDoc，然后執(zhí)行菜單命令 【Reports】到【Board Information】,這時(shí)系統(tǒng)會(huì)彈出一個(gè)電路板信息對(duì)話框，單 擊電路板信息對(duì)話框中的 Report 按鈕，這時(shí)系統(tǒng)會(huì)彈出一個(gè)報(bào)表內(nèi)容設(shè)置對(duì)話框， 對(duì)報(bào)表內(nèi)容設(shè)置完成后，單擊 Report 按鈕，即可進(jìn)行電路板信息報(bào)表文件。生成電 路信息報(bào)表如附錄 6 所示。 312 網(wǎng)絡(luò)狀態(tài)報(bào)表 在 PCB 設(shè)計(jì)系統(tǒng)中，打開前面的 PCB 文件 PCB.PcbDoc，然后執(zhí)行菜單命令 【Reports】到【Netlist Status】,這時(shí)系統(tǒng)會(huì)自動(dòng)在項(xiàng)目文件夾下生成一個(gè)層次 項(xiàng)目組織報(bào)表文件，那么新生成的這個(gè)網(wǎng)絡(luò)狀態(tài)報(bào)表文件會(huì)覆蓋以前的報(bào)告文件。 生成的網(wǎng)絡(luò)狀態(tài)表如附錄 7 所示。 9 附錄附錄 1 原理圖原理圖 2 網(wǎng)絡(luò)報(bào)表網(wǎng)絡(luò)報(bào)表 網(wǎng)絡(luò)報(bào)表 C1 RB7.6-15 Cap Pol1 C2 RB7.6-15 Cap Pol1 C3 RB7.6-15 C 10 C4 RB7.6-15 Cap Pol1 C5 RAD-0.3 Cap D1 DIO7.1-3.9x1.9 1N759A JP1 HDR1X4H Header 4H JP2 HDR1X4H Header 4H JP3 HDR1X16 Header 16 R1 VR2 RPot2 R2 VR2 RPot2 R3 AXIAL-0.3 Res1 11 R4 AXIAL-0.3 Res1 R5 AXIAL-0.3 Res1 R6 AXIAL-0.3 Res1 R7 AXIAL-0.3 Res1 R8 AXIAL-0.3 Res1 R9 AXIAL-0.3 Res1 U1 DIP-14 TL074CN U2 DIP-20 ADC1001CCJ ( NetC4_1 C4-1 12 JP1-1 R2-1 R2-3 U1-9 ) ( NetC4_2 C4-2 R2-2 R6-2 U1-8 ) ( NetR1_3 R1-3 R3-1 ) ( NetR3_2 R3-2 U1-5 ) ( NetR9_1 R9-1 U2-19 ) ( NetC5_2 C5-2 R9-2 U2-4 ) ( NetR6_1 R6-1 R8-2 U1-6 ) ( NetR5_2 R5-2 R8-1 U1-7 13 ) ( NetJP3_16 JP3-16 U2-1 ) ( NetJP3_15 JP3-15 U2-2 ) ( NetJP3_14 JP3-14 U2-3 ) ( NetR5_1 R5-1 R7-2 U1-2 ) ( NetR4_2 R4-2 R7-1 U1-1 ) ( NetC3_1 C3-1 D1-1 R4-1 U2-6 ) ( GND C1-1 C2-2 C3-2 C5-1 D1-2 JP1-4 JP2-3 14 JP3-1 U1-3 U1-10 U2-7 ) ( -12 C2-1 JP2-4 R1-2 U1-4 ) ( +12 C1-2 JP2-1 R1-1 U1-11 ) 15 3 進(jìn)行自動(dòng)布線后的進(jìn)行自動(dòng)布線后的 PCB 4 放置覆銅后的放置覆銅后的 PCB 16 5 DRC 規(guī)則檢查規(guī)則檢查 Protel Design System Design Rule Check PCB File : Documents and SettingsAdministrator桌面張會(huì)會(huì)myPCB1.PCBDOC Date : 2012-7-1 Time : 16:06:36 Processing Rule : Hole Size Constraint (Min=1mil) (Max=100mil) (All) Rule Violations :0 Processing Rule : Width Constraint (Min=30mil) (Max=30mil) (Prefered=30mil) (InNet(GND) Rule Violations :0 Processing Rule : Clearance Constraint (Gap=10mil) (All),(All) Rule Violations :0 Processing Rule : Broken-Net Constraint ( (All) ) Rule Violations :0 Processing Rule : Short-Circuit Constraint (Allowed=Not Allowed) (All),(All) Rule Violations :0 Violations Detected : 0 Time Elapsed : 00:00:02 6 電路板信息報(bào)表電路板信息報(bào)表 Specifications For myPCB1.PCBDOC On 2012-7-1 at 16:52:37 Size Of board 6.01 x 4.02 sq in Equivalent 14 pin components 3.76 sq in/14 pin component Components on board 20 Layer Route Pads Tracks Fills Arcs Text - Top Layer 0 5572 0 405 0 Bottom Layer 0 37 0 0 0 Top Overlay 0 127 1 6 44 Keep-Out Layer 0 10 0 0 0 17 Multi-Layer 90 0 0 0 0 - Total 90 5746 1 411 44 Layer Pair Vias - Top Layer - Bottom Layer 2 - Total 2 Pad Pwr/Gnd Expansion Count - 20mil (0.508mm) 90 - Total 90 7網(wǎng)絡(luò)狀態(tài)報(bào)表網(wǎng)絡(luò)狀態(tài)報(bào)表 Nets report For On 2012-7-1 at 16:54:06 +12 Signal Layers Only Length:4219 mils -12 Signal Layers Only Length:3084 mils GND Signal Layers Only Length:10797 mils NetC3_1 Signal Layers Only Length:3507 mils NetC4_1 Signal Layers Only Length:3616 mils NetC4_2 Signal Layers Only Length:4142 mils NetC5_2 Signal Layers Only Length:1253 mils NetJP3_14 Signal Layers Only Length:1449 mils NetJP3_15 Signal Layers Only Length:1449 mils NetJP3_16 Signal Layers Only Length:1449 mils 18 NetR1_3 Signal Layers Only Length:2193 mils NetR3_2 Signal Layers Only Length:1070 mils NetR4_2 Signal Layers Only Length:1473 mils NetR5_1 Signal Layers Only Length:1815 mils NetR5_2 Signal Layers Only Length:1318 mils NetR6_1 Signal Layers Only Length:2180 mils NetR9_1 Signal Layers Only Length:576 mils 心得體會(huì)心得體會(huì) 經(jīng)過(guò)了這一段時(shí)期對(duì)電子線路 CAD 的設(shè)計(jì)，初步掌握了用 DXP 軟件畫原理圖的 方法，設(shè)計(jì)印刷電路的方法。在設(shè)計(jì)的過(guò)程中我發(fā)現(xiàn)了許多問(wèn)題，在設(shè)計(jì)原理圖文 件時(shí)找不到電路器件，只能用類似的器件；找元件時(shí)花費(fèi)了大量的時(shí)間；由于所用 電路器件不同，封裝也不同，產(chǎn)生的 PCB 電路板不同；在設(shè)計(jì)時(shí)忘記保存等一系列 的問(wèn)題。雖然有許多的問(wèn)題，但經(jīng)過(guò)這一段時(shí)間的學(xué)習(xí)，我對(duì)這個(gè)軟件的興趣漸漸 濃厚。 在進(jìn)行 PCB 板的設(shè)計(jì)時(shí)我用了許多的時(shí)間，在導(dǎo)入元件封裝以后進(jìn)行手工布局， 在這個(gè)過(guò)程我花了很長(zhǎng)時(shí)間，我和同班同學(xué)相比電容的封裝不同，布局起來(lái)很麻煩， 還有有元件沒(méi)連接上。因此我只好一遍遍檢查與布局。我明白了在制作 PCB 時(shí)，只 有細(xì)心耐心，恒心一定要有才能做好，線的布局上既要美觀又要實(shí)用和走線簡(jiǎn)單， 兼顧到方方面面去考慮是很需要的。 19 電子線路 CAD 期末報(bào)告成績(jī)?cè)u(píng)定表 學(xué)生姓名院/系部信息與控制工程學(xué)院 專業(yè)年級(jí)級(jí) 班 指導(dǎo)教師意見(jiàn)： 成績(jī)： 簽名： 年 月 日 20