[習(xí)題答案]數(shù)字電子技術(shù)主編王秀敏機(jī)械工程出版社[共97頁(yè)]

第二章 邏輯代數(shù)與邏輯化簡(jiǎn)檢測(cè)題一、（1）b （2）a （3）b二、三、四、五、1 2. 3. 4. 5. 六、1.圖T2.6.12圖T2.6.2七、（1）； （2）或或或；八、（）用卡諾圖化簡(jiǎn)，如圖T2.8.1(a)所示，最簡(jiǎn)與或式為畫出用與門、或門實(shí)現(xiàn)的邏輯圖如圖T2.8.1 (b)所示。（）將化簡(jiǎn)后的與或式變換成與非與非式畫出用與非門實(shí)現(xiàn)的邏輯圖如圖T2.8.1 (c)所示。（）畫出給定函數(shù)的卡諾圖，用已圍的方法畫圈。如圖T2.8.1 (d)所示，得反函數(shù)由與或非門實(shí)現(xiàn)的邏輯圖如圖T2.8.1 (e)所示。（）將變成最簡(jiǎn)或非或非式：由或非實(shí)現(xiàn)的邏輯圖如圖T2.8.1 (f)所示。 (a) (b) (c) (d) (e) (f) 圖T2.8.1習(xí)題題2.11. AB00000001000100001111100001011111011111112. AB00011001110101101100100111010011000111003. AB0011010010001111題2.21. 題2.3 真值表 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000111110001真值表 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10011110000111101題2.4題2.51. 解:2. 解： 3. 解： 4解： 5. 解：題2.61. 2. 3. 題2.71. 2. 3. 4. 題2.81. 2. 3. 4. 5. 6. 7. 解或者等于8. 解：9. 解：10. 解： 題2.9 解：(a) 圖：(b) 圖：(c) 圖：題2.101. 解：得圖A2.10.12. 解：直接填卡諾圖如圖A2.10.2所示合并最小項(xiàng)，畫圖將每個(gè)圈的乘積項(xiàng)相加，得圖A2.10.23.解：畫卡諾圖先求出反函數(shù)的卡諾圖，然后由的卡諾圖得出的卡諾圖。利用反演定理求出的與或式：填的卡諾圖，如圖A2.10.3(a)所示，再求出的卡諾圖，即在圖A2.10.3(a)卡諾圖中，方格內(nèi)為的改為，為的改為。如圖A2.10.3(b)所示圖A2.10.3(a) 圖A2.10.3(b)畫圖合并最小項(xiàng)將每個(gè)圈對(duì)應(yīng)的乘積項(xiàng)相加，得4. 解：畫出的卡諾圖，如圖A2.10.4所示圖A2.10.4圈，合并最小項(xiàng)將每個(gè)圈對(duì)應(yīng)的最小項(xiàng)相加，即得5. 解：填卡諾圖，如圖A2.10.5 圖A2.10.5 圈，合并最小項(xiàng)將每個(gè)圈所對(duì)應(yīng)的最小項(xiàng)相加，得6. 解：填卡諾圖，如圖A2.10.6(a)所示 圖2.10.6(a)圈，合并最小項(xiàng)將兩個(gè)圈最小項(xiàng)相加得另一種化簡(jiǎn)方法是在卡諾圖中圈，得反函數(shù)的最簡(jiǎn)式，如圖2.10.6(b)所示圖A2.10.6(b)將取反，得7. 解：填卡諾圖，如圖A2.10.7(a)所示，畫圈、合并最小項(xiàng)，得圖A2.10.7(a) 圖A2.10.7(b)還有另一種畫圈的方法，如圖A2.10.7(b)所示，得由這種化簡(jiǎn)方法可得，最簡(jiǎn)式不是唯一的。8.解：填卡諾圖，如圖A2.10.8所示，畫圈、合并最小項(xiàng)，得圖A2.10.8題2.11 略題2.12 （1）（2）（3）題2.131. 2. 或3. 題2.14 1. 約束條件關(guān)系式解：畫出卡諾圖，如圖A2.14.1所示，約束條件在卡諾圖中打圖A2.14.1利用化簡(jiǎn)得2. 約束條件關(guān)系式解：畫出卡諾圖，在編號(hào)為，的方格內(nèi)填值，由無關(guān)條件，在乘積項(xiàng)所覆蓋的方格內(nèi)填值，剩余的其它方格內(nèi)填值，繞格并充分利用格畫包圍圈，如圖A2.14.2所示。將各包圍圈合并后的乘積項(xiàng)相加得化簡(jiǎn)結(jié)果為：圖A2.14.23.，約束條件關(guān)系解：畫出卡諾圖，其卡諾圖中即對(duì)應(yīng)001處應(yīng)填1，對(duì)應(yīng)即100處應(yīng)填1；對(duì)于約束條件中的三個(gè)與項(xiàng)，對(duì)應(yīng)的方格內(nèi)應(yīng)填入“×”號(hào)，對(duì)應(yīng)及的方格內(nèi)也應(yīng)填入“×”號(hào)，如果一個(gè)格中有多個(gè)“×”，只畫一個(gè)即可，由此得卡諾圖如圖A2.14.3所示。由圖化簡(jiǎn)得 圖A2.14.34解：畫出卡諾圖，如圖A2.14.4所示，畫圈合并最小項(xiàng)，得圖A2.14.45. 解：畫出卡諾圖，如圖A2.14.5所示，畫圈合并最小項(xiàng)，得圖A2.14.5 題2.15 解：由題意知道，應(yīng)用四個(gè)變量的編碼來表示8421BCD編碼，除了十種輸入組合對(duì)應(yīng)09外，其余1010、1011、1100、1101、1110、1111六種組合不可能出現(xiàn)，換句話說，它們是8421BCD碼的無關(guān)項(xiàng)，因而在填寫函數(shù)的真值表中，我們用“×”來代表這些無關(guān)項(xiàng)對(duì)應(yīng)的值，由此得函數(shù)的真值表如表2.15所示。表2.15 真值表ABCDABCD00000100000001110011001001010×001111011×010001100×010111101×011001110×011111111× 函數(shù)的最小項(xiàng)表達(dá)式。用表示使取值為“1”的所有最小項(xiàng)；用表示函數(shù)的無關(guān)項(xiàng)，則有用約束條件式用卡諾圖表示，如圖A2.15(a)所示圖A2.15 用卡諾圖表示無關(guān)項(xiàng)由圖A2.15(b)的兩個(gè)圈化簡(jiǎn)得0進(jìn)一步分析會(huì)發(fā)現(xiàn)：當(dāng)、取值分別為1、1或、取值分別為1、1時(shí)，對(duì)應(yīng)的兩個(gè)與項(xiàng)、都是1，而在無關(guān)項(xiàng)之外的其他變量組合中，、取值至少有一個(gè)為0，即與項(xiàng)=0，、取值也至少有一個(gè)為0，即與項(xiàng)=0。因而用約束條件可寫為故本題的表達(dá)式可寫成約束條件第四章 邏輯門電路檢測(cè)題一、選擇題1 (D) 2.(B) 3.(A) 4.(D) 5.(B) 6.(A)二、 判斷題（正確打，錯(cuò)誤的打×）. . . . .× 7. 8.× 9. 10.三、試畫出用三個(gè)二輸入的“與非”門實(shí)現(xiàn)的等效邏輯電路圖。解：將表達(dá)式化成“與非與非“表達(dá)式如下后，即可畫出電路圖。四、試畫出圖T4.4所示電路輸出端的電壓波形。其中輸入、的波形如圖所示。圖T4.4解：畫出的波形如圖所示：圖A4.4五、 指出圖T4-5所示電路的輸出邏輯電平是高電平、低電平還 是高阻態(tài)。已知圖(a)中的門電路都是74系列的TTL門電路，圖(b)中的門電路為CC4000系列的CMOS門電路。圖T4.5解： TTL門電路的輸入端懸空時(shí)，相當(dāng)于高電平輸入，輸入端接有電阻時(shí)，其電阻阻值大于1.4時(shí)，該端也相當(dāng)于高電平，電阻值小于0.8時(shí)，該端才是低電平。而CMOS邏輯門電路，輸入端不管是接大電阻還是接小電阻，該端都相當(dāng)于低電平（即低電位）。所以有如下結(jié)論： (a) 為低電平狀態(tài)；是低電平狀態(tài)；是高電平狀態(tài)；輸出為高阻狀態(tài)； (b) 輸出為高電平；輸出是低電平狀態(tài)；輸出是低電平狀態(tài)；習(xí)題題4.1填空題1任何時(shí)刻只能有一個(gè)三態(tài)門處于工作狀態(tài)，而其它門則必須處于高阻態(tài)2低3下降，上升45OC題4.2 電路如圖4.2(a)、(b)、(c)、(d)所示，試找出電路中的錯(cuò)誤，并說明為什么。圖P4.2解 ：圖(a)：電路中多余輸入端接“1”是錯(cuò)誤的，或門有一個(gè)輸入為1，輸出即為1。圖(b)：電路中多余輸入端接“0”電平是錯(cuò)誤的，與門輸入有一個(gè)為0，輸出即為0。圖(c)：電路中兩個(gè)與門輸出端并接是錯(cuò)誤的，會(huì)燒壞器件。因?yàn)楫?dāng)兩個(gè)與非門的輸出電平不相等時(shí)，兩個(gè)門的輸出級(jí)形成了低阻通道，使得電流過大，從而燒壞器件。圖(d)：電路中兩OC門輸出端雖能并接，但它們沒有外接電阻至電源，電路不會(huì)有任何輸出電壓，所以是錯(cuò)誤的。題4.3如圖P4.3所示的電路，寫出輸出端的邏輯函數(shù)式，并分析電路的邏輯功能。圖P4.3解：由題意知：輸出為，輸出為，輸出為，輸出為。根據(jù)OC門的線與功能，可以求得的邏輯函數(shù)： ，該電路實(shí)現(xiàn)異或功能。題4.4 CMOS傳輸門如圖P4.4所示，分析電路的邏輯功能，并給出功能表，畫出相應(yīng)的邏輯符號(hào)。圖P4.4解：（1）當(dāng)時(shí)，TG截止；當(dāng)時(shí)，TG導(dǎo)通，相當(dāng)于開關(guān)接通。 （2）功能表如表4.4所示。表A4.410高阻（3）邏輯符號(hào) 如圖A4.4所示。圖A4.4題4.5 CMOS門電路如圖P4.5所示，分析電路的功能，寫出功能表，并畫出相應(yīng)的邏輯符號(hào)。圖P4.5解：真值表見表A4.5所示。表A4.5 1 ×0 00 1高阻10分析：時(shí)，TG截止，輸出高阻態(tài);時(shí)，TG導(dǎo)通，邏輯符號(hào)如圖A4.5。圖A4.5題4.6 圖P4.6所示電路為CMOS門電路，試分析各電路輸出邏輯功能，并寫出各電路的輸出邏輯函數(shù)式。設(shè)二極管正向?qū)щ姇r(shí)的壓降為0.7V。 圖P4.6解：(a) 是一個(gè)六輸入的與非邏輯關(guān)系；(b) 是一個(gè)六輸入的或非邏輯關(guān)系；(c) 五輸入與非邏輯關(guān)系；(d) 題4.7 圖P4.7由74系列與非門組成的電路中，試計(jì)算門最多可以驅(qū)動(dòng)多少個(gè)同樣的門電路負(fù)載。要求輸出的高電平、低電平滿足，。與非門的輸入電流為，時(shí)輸出電流最大值為，時(shí)輸出電流最大值為。 圖P4.7解：設(shè)時(shí)可以驅(qū)動(dòng)個(gè)門電路與非門的輸入短路電流與輸入端數(shù)無關(guān)；設(shè)時(shí)可以驅(qū)動(dòng)個(gè)門電路 （為負(fù)載門總的輸入端數(shù)）高電平輸入電流與輸入端數(shù)有關(guān)即能驅(qū)動(dòng)同類門的最大數(shù)目是5。題4.8 TTL門電路如圖P4.8所示，已知門電路參數(shù)為，為了實(shí)現(xiàn)，的邏輯關(guān)系，試求的允許范圍。圖P4.8解：當(dāng)為高電平時(shí) ，則必須滿足所以。題4.9在圖P4.9所示的電路中，門是兩個(gè)OC門，每個(gè)門輸出低電平允許灌入的最大電流為，輸出高電平時(shí)的漏電流，規(guī)定輸出高電平，低電平。是三個(gè)TTL與非門，它們的，輸入高電平時(shí)的漏電流。試選取的數(shù)值。圖P4.9解：(1) 線與輸出高電平時(shí)，電流流向如圖A4.9(b)所示。所以將，代入上式中，有，則。(2)當(dāng)線與輸出為低電平時(shí)，假定中只有導(dǎo)通，電流的實(shí)際方向如圖A4.9（c）所示，負(fù)載電流全部流入導(dǎo)通的門。 將代入上式，得，由(1)，(2)綜合考慮，因此可取。(a) (b)(c)圖A4.9題4.10 某一74H系列TTL與非門的，測(cè)得其輸入低電平電流，輸入高電平電流，將此門連接成如圖P4.10所示，問該門扇出系數(shù)為多少？圖P4.10解：門輸出為低電平時(shí)，后接的每個(gè)門都有流出灌入門，則可帶的門數(shù)滿足× 即/=20/0.8=25門輸出為高電平時(shí)，有拉電流流出門。后接的每個(gè)門流入的電流為2，則可帶的門數(shù)NO2滿足下式×2即/=0.5/(2×0.02)=12因此應(yīng)選取，min，即=12題4.11說明如圖P4.11中TTL門電路的輸出是高電平還是低電平。(a) (b) (c)(d) (e)圖P4.11解：圖(a)中，輸出為高電平。 圖(b)中，輸出為高電平。圖(c)中，輸出為高電平。圖(d)中，輸出為低電平。圖(e)中，輸出為低電平。題4.12說明圖P4.12中CMOS門電路的輸出試高電平、還是低電平。(a) (b) (c)(d)圖P4.12解： 圖(a)中 ，輸出為高電平。圖(b)中，輸出為低電平。圖(c)中，輸出為高電平。圖(d)中，輸出為高電平。題4.13試說明在下列情況下，用萬用表測(cè)量圖P4.13的TTL門的端的電壓各為多少？萬用表使用5V量程，內(nèi)阻為圖P4.13 (1) 懸空； (2) 接低電平（0.3V）； (3) 接高電平（3.6V）； (4) 經(jīng)電阻接地(5) 經(jīng)電阻接地解： 懸空，接低電平0.3V時(shí)，接高電平3.6V時(shí)，經(jīng)電阻接地時(shí)， 經(jīng)電阻接地時(shí)，題 4.14 用增強(qiáng)型NMOS管構(gòu)成的電路如圖4.14所示。試寫出的邏輯表達(dá)式；并用NMOS管畫出更加簡(jiǎn)化而邏輯功能不變的電路。圖P4.14解： 解題時(shí)首先要分清哪些管子是負(fù)載管，哪些管子是開關(guān)管，只有在一個(gè)負(fù)載管的源極與開關(guān)管的漏極連接節(jié)點(diǎn)上才能輸出倒相的邏輯函數(shù)。該題電路圖中只有是負(fù)載管，其余的都是開關(guān)管。在開關(guān)管中再看哪些是串接的，哪些是并接的。對(duì)于相互串接的開關(guān)管，它們柵極上所加的變量互為與邏輯；對(duì)于相互并接的開關(guān)管，它們柵極上所加的變量互為或邏輯。根據(jù)以上分析原則，可得函數(shù)所得簡(jiǎn)化電路如圖4.14(b)所示。（a）增強(qiáng)型NMOS管構(gòu)成的電路圖 (b)簡(jiǎn)化后的NMOS管構(gòu)成的電路圖圖4.14 電路圖題 4.15 MOS門原理電路圖如圖P4.15所示。分析電路輸入、輸出間的邏輯關(guān)系，寫出邏輯表達(dá)式，并畫出、相應(yīng)的邏輯符號(hào)。 (a) (b)圖A4.15解：圖A4.15（a）（b）中和采用了簡(jiǎn)便的畫法。圖（a）中，電路中，。分析與的邏輯關(guān)系可知，只有當(dāng)同為高時(shí)，才為低電平，由此可得而，因此和 邏輯關(guān)系為圖（b）中，電路中，。分析與的邏輯關(guān)系可知，只有當(dāng)為只要有一個(gè)為高時(shí)，才為低電平，由此可得而，因此和 邏輯關(guān)系為綜上所述，因此和的邏輯符號(hào)如下所示： 題4.16 在圖P4.16所示的CMOS門電路，試分析下圖的邏輯功能。圖P4.16解：圖P4.16為CMOS或非門及傳輸門組成的單元電路。、為傳輸門的控制信號(hào)。當(dāng)=0時(shí)，開啟，關(guān)閉由、決定，即；當(dāng)=1時(shí)，關(guān)閉，開啟，、與構(gòu)成一環(huán)路。端電位由信號(hào)決定。當(dāng)=1時(shí)，為，經(jīng)反相并經(jīng)傳輸后，的態(tài)不變；當(dāng)B=0時(shí)，端已確定的電位不再改變。綜上所述，當(dāng)=0時(shí)，；當(dāng)=1時(shí)，不變，這相當(dāng)于一個(gè)采樣電路。第五章 組合邏輯電路檢測(cè)題一、 單項(xiàng)選擇題組合邏輯電路通常由_組和而成。（a）記憶元件 （b）門電路 （c）計(jì)數(shù)器 （d）以上均正確答案（b）能實(shí)現(xiàn)算術(shù)加法運(yùn)算的電路是_。（a）與門 （b）或門 （c）異或門 （d）全加器答案（d）注釋：與門，或門，異或門等實(shí)現(xiàn)的是邏輯運(yùn)算，半加器，全加器，加法器實(shí)現(xiàn)的是算術(shù)運(yùn)算N位二進(jìn)制譯碼器的輸出端共有_個(gè)。（a）2n個(gè) （b）個(gè) （c）16個(gè) （d）12個(gè)答案（b）3線-8線譯碼器74LS138，若使輸出，則對(duì)應(yīng)的輸入端應(yīng)為_.（a）001 （b）100 （c）101 （d）110答案（c）5要使3-8線譯碼器正常工作，使能控制端、的電平信號(hào)為_。 （a）011 （b）100 （c）000 （d）0101答案（b）二、試用線線譯碼器74LS138和門電路實(shí)現(xiàn)一個(gè)判別電路，當(dāng)輸入的三位二進(jìn)制代碼能被整除時(shí)電路輸出為，否則為。答案：根據(jù)題意，寫出真值表，如表R5.4所示。表R5.4ABCY00001111001100110101010100101010圖R5.3由表R5.4，得出，由于74LS138的輸出為，因此令，則得根據(jù)上式畫出邏輯圖，如圖R5.3所示。三、試用與非門構(gòu)成密碼電子鎮(zhèn)。A，B，C，D是鎮(zhèn)上的四個(gè)按鍵，Y是開鎖信號(hào)。欲打開密碼鎖，應(yīng)按下AD鍵，在插入鑰匙，鎖就被打開了，否則打不開。答案：列出真值表，如表R5.5所示。鍵被按下用表示，否則用表示，密碼對(duì)時(shí)Y為，否則為。表R5.5ABCDYABCDY00000000000011110011001101010101000000001111111100001111001100110101010101000000由表R5.5可得：變形畫出邏輯圖，如圖R5.4所示。圖R5.4四、用與非門實(shí)現(xiàn)變量多數(shù)表決電路，即當(dāng)個(gè)變量中有個(gè)或個(gè)以上的變量為時(shí)，輸出為。答案：（）四變量多數(shù)表決電路的真值表如表R5.6表R5.6ABCDYABCDY00000000000011110011001101010101000000011111111100001111001100110101010100010111由表R5.6，寫出Y的表達(dá)式：用卡諾圖化簡(jiǎn)，如圖R5.5?；?jiǎn)得將變換得，寫出邏輯圖，如圖R5.6圖R5.5圖R5.6五、判斷函數(shù)是否存在險(xiǎn)象。解變量具有競(jìng)爭(zhēng)力，判別如下：圖R5.8上述判別式表明，當(dāng)時(shí)，A變量將產(chǎn)生偏“1”冒險(xiǎn)。同理時(shí)，變量也會(huì)產(chǎn)生險(xiǎn)象?？ㄖZ圖如圖R5.8所示由此可見，在卡諾圖中若包圍圈存在相鄰而不相交的部分，對(duì)應(yīng)的邏輯電路將存在險(xiǎn)象。上述判斷方法雖然簡(jiǎn)單，但具有局限性。對(duì)于多輸入組合邏輯電路，往往存在兩個(gè)以上輸入變量同時(shí)改變狀態(tài)的可能性。實(shí)際上，常常在通過實(shí)驗(yàn)的方法才能確定有無險(xiǎn)象，即在電路有輸入端加入輸入信號(hào)的所有可能組合狀態(tài)，用邏輯分析儀或示波器等捕捉輸出端可能產(chǎn)生的險(xiǎn)象。六、試用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)答案：四選一數(shù)據(jù)選擇器得輸出為而欲實(shí)現(xiàn)的邏輯函數(shù)為令則將F得表達(dá)式與Y的表達(dá)式對(duì)比，得畫出邏輯圖，如圖R5.9所示。圖R5.9習(xí)題 題5.1 分析圖P5.1所示組合電路，寫出輸出的邏輯函數(shù)式，列出真值表，說明邏輯功能。圖P5.1解：（）寫出輸出的邏輯函數(shù)該電路式由線線譯碼器和一個(gè)與門構(gòu)成。使能端時(shí)，譯碼器處于譯碼狀態(tài)，其輸出為，是由，（或圖中）構(gòu)成的最小項(xiàng)。將代入上述各式，變?yōu)椋海ǎ┝谐稣嬷当?，如表A5.2所示。表A5.200001111001100110101010101111110（）分析邏輯功能由真值表A5.2可知，當(dāng)時(shí)，；當(dāng)時(shí)，因此，該電路是一個(gè)不一致電路，即當(dāng)相同時(shí)，為；不同時(shí)，為。圖P5.2 題5.2 分析圖P5.2電路的邏輯功能。其中為控制輸入端（或稱使能端），寫出輸出的邏輯函數(shù)式，列出真值表，說明Y與A，B的邏輯關(guān)系。解：Y與A，B的邏輯關(guān)系，如表A5.3所示。表A5.3YY000000000000111100110011010101011111111110000111100110011010101010題5.3 如圖P5.3所示的電路，其中為碼，判斷該電路所完成的邏輯功能。圖P5.3解：是一個(gè)四位二進(jìn)制加法器，為低位片向本片的進(jìn)位，為本位片向高位片的進(jìn)位。，列真值表，如表A5.4所示。表A5.400000000110000111100001100110001010101010000011111011110000110011001101010101010由真值表可以看出，為余碼，因此該電路為轉(zhuǎn)換成余碼的電路。題5.4 電話室對(duì)3種電話編碼控制，按緊急次序排列優(yōu)先權(quán)高低是：火警電話、急救電話、報(bào)警電話試設(shè)計(jì)該編碼電路。解:設(shè)火警為A，急救為B，報(bào)警為C，分別編碼00、01、10, 列真值表A5.6。畫卡諾圖圖A5.2(a)。電路如圖A5.2(b)所示。 圖A5.2(a)表A5.6ABC000XX00110010010110110000101001100011100圖A5.2(b)題5.5試用與非門設(shè)計(jì)一個(gè)水壩水位控制器。圖P5.4為水壩水位示意圖。A,B為三個(gè)電極，當(dāng)電極被水浸沒時(shí)，會(huì)有輸出信號(hào)。如果水面在A,B以下為正常狀態(tài)，綠燈亮；水面在A,B間為異常狀態(tài)，黃燈亮；水面在B以上為危險(xiǎn)狀態(tài)，紅燈亮。 圖P5.4解：（）列真值表。根據(jù)題意，該控制器有兩個(gè)輸入A,B；三個(gè)輸出，代表綠燈，代表黃燈，代表紅燈。輸入變量：水在電極之上，用表示，水在電極之下，用表示。輸出變量：表示燈亮，表示燈滅。列出真制表，如表A5.7。表A5.7AB說明001101011X000X100X01水在電極之下，正常，亮。水在A之下，在B之上，不可能出現(xiàn)水在A之上，B之下，異常狀態(tài)，亮水在A之上，B之上，危險(xiǎn)狀態(tài)，亮（）寫出邏輯函數(shù)式以上三個(gè)邏輯函數(shù)式，均具有約束條件（）化簡(jiǎn)（）畫出邏輯圖，如圖A5.3圖A5.3題5.6試用74LS283實(shí)現(xiàn)8421碼轉(zhuǎn)換成余碼的電路。解：（）列真值表，并寫出輸出邏輯函數(shù)式由8421碼轉(zhuǎn)換成余碼的真值表入表A5.8所示。表A5.88421于碼ABCD0000000011000011110000110011000101010101000001111101111000011001100110101010100要想將0000變成0011，必須是0000+0011=0011，因此，余3碼8421碼+0011。（）畫出邏輯圖，用74LS283四位二進(jìn)制加法器實(shí)現(xiàn)，令，則就為余碼。其邏輯圖如圖A5.4所示。圖A5.4題5.7 使用一片和一片設(shè)計(jì)一個(gè)電路，將碼()轉(zhuǎn)換成余3碼（），不允許另加器件。解:分析兩種碼型的特點(diǎn)，可知和余3碼的后5個(gè)碼完全相同，前5個(gè)碼對(duì)應(yīng)的二進(jìn)制數(shù)相差3.因此電路應(yīng)首先判斷輸入碼是否比5小，若滿足則將該值進(jìn)行加3操作得到余3碼，否則直接輸出為余3碼。首先設(shè)計(jì)判斷電路，只要輸入5421碼是04之間的任何碼，則輸出為1.為了不增加任何器件，可將的送碼， 送入0101到1000中任何一個(gè)二進(jìn)制數(shù)，將輸出，實(shí)現(xiàn)判斷電路。然后根據(jù)輸出的決定碼是進(jìn)行加3操作還是加0操作。電路圖如圖A5.5所示。圖A5.5題5.8 某學(xué)校有三個(gè)實(shí)驗(yàn)室，每個(gè)實(shí)驗(yàn)室各需2kW電力。這三個(gè)實(shí)驗(yàn)室由兩臺(tái)發(fā)電機(jī)組供電，一臺(tái)是2kW，另一臺(tái)是4kW。三個(gè)實(shí)驗(yàn)室有時(shí)可能不同時(shí)工作，試設(shè)計(jì)一邏輯電路，使資源合理分配。解：（1）分析題意設(shè)輸入變量為、表示三個(gè)實(shí)驗(yàn)室，工作為1，不工作為0；設(shè)輸出變量為、，分別表示2kW，4kW的發(fā)電機(jī)，啟動(dòng)為1，不啟動(dòng)為0。（2）列真值表分析過程可列出真值表如表A5.9所示。表A5.9 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 01 01 00 11 00 10 11 1（3）畫卡諾圖由真值表畫出卡諾圖，如圖圖A5.6所示。圖A5.6 題5.8的卡諾圖（4）邏輯表達(dá)式將圖A3-6-1（a）的卡諾圖化簡(jiǎn)得 （5）畫邏輯電路圖由邏輯表達(dá)式可畫出邏輯圖，如圖A5.7所示。圖A5.7 題5.8的邏輯圖題5.9 用全加器實(shí)現(xiàn)4位8421BCD碼解：用全加器實(shí)現(xiàn)4位8421BCD碼相加時(shí)，其和是二進(jìn)制碼。當(dāng)和數(shù)小于等于9時(shí)，8421BCD碼與二進(jìn)制碼相同。但當(dāng)和數(shù)大于9時(shí)，8421BCD碼產(chǎn)生進(jìn)位（逢十進(jìn)一），所以用二進(jìn)制全加器對(duì)兩個(gè)8421BCD碼相加后，需要將二進(jìn)制表示的和數(shù)轉(zhuǎn)換成8421BCD碼。轉(zhuǎn)換原理：4位二進(jìn)制數(shù)是逢十六進(jìn)一，4位BCD碼是逢十進(jìn)一，所以當(dāng)二進(jìn)制數(shù)表示的和數(shù)大于9時(shí)，就應(yīng)加6實(shí)現(xiàn)逢十進(jìn)一，而小于等于9不加6，電路如圖A5.8所示。圖A5.8 題5.10利用兩片8線3線優(yōu)先編碼器集成電路構(gòu)成的邏輯圖如圖P5.5所示。（1） 試分析電路所實(shí)現(xiàn)的邏輯功能。（2） 指出當(dāng)輸入端處于下述幾種情況時(shí)，電路的輸出代碼。 當(dāng)輸入端為為0，其余各端均為1時(shí)。 當(dāng)輸入為0，其余各端均為1時(shí)。 當(dāng)輸入端和為0，其余各端均為1時(shí)。（3） 試說明當(dāng)輸入均為高電平1時(shí)和而其余各端為高電平1時(shí)，電路輸出狀態(tài)的區(qū)別。圖P5.5邏輯圖題意分析 中規(guī)模集成電路8線3線優(yōu)先編碼器，按輸入端的順序高位優(yōu)先編碼，反碼輸出。設(shè)有一個(gè)輸入使能端（片選端），當(dāng)時(shí)，編碼器使能工作，并有兩輸出使能端及。為選通輸出端，當(dāng)時(shí)編碼器輸出有效；為優(yōu)先編碼標(biāo)志，當(dāng)時(shí)，輸出為優(yōu)先編碼代碼。與可用來擴(kuò)展編碼器功能。依據(jù)器件的特性即可分析本例給定的各種關(guān)系。 解 （1）邏輯圖功能分析。由圖P5.5邏輯圖得知，兩片8線3線優(yōu)先編碼器為串聯(lián)工作，高位片通輸出端接低位片輸入使能（片選）端。當(dāng)高位片編碼工作時(shí)，低位片末被使能，即未選中工作，此時(shí)取決于高位片的輸出。當(dāng)高位片無鍵操作時(shí)，即輸入端全為高電平1時(shí)，低位片使能工作，此時(shí)編碼輸出取決于低位片的輸出。這種串聯(lián)工件方式，擴(kuò)展了編碼呂的輸入端數(shù)及輸出代碼位數(shù)。因此本例給定邏輯圖是一級(jí)由兩片8線3線優(yōu)先編碼器擴(kuò)展構(gòu)成的16線4線優(yōu)先編碼器，輸出端為優(yōu)先編碼標(biāo)志，當(dāng)時(shí)表明輸出為優(yōu)先編碼輸出。（2）不同輸入時(shí)，電路輸出狀態(tài)分析。輸入端，其余各端（即，）均為1時(shí)，低位片使能工作，該片時(shí)，總編碼輸出，即輸入端，其余各端（即，）均為1時(shí)，低位片使能工作，該片時(shí)，總編碼輸出，即輸入端，其余各端（即，）均為1時(shí)，則對(duì)優(yōu)先編碼，高位片使能工作，該片，總編碼輸出，即。（3） 輸入端全為1和僅兩種輸入下編碼器輸出狀態(tài)分析。在這兩種條件下，高位片與低位片輸出，不同的是：當(dāng)輸入端全為1時(shí)，兩片均為1，總編碼輸出，即且，表明兩片均無鍵操作（或兩片均未被使能工作），輸出低碼無效；當(dāng)輸入端僅，低位片使能工作，該片，總編碼輸出，即，但，表明有鍵操作輸出代碼有效。討論 中規(guī)模集成組合邏輯電路的分析與應(yīng)用，關(guān)鍵在于了解并掌握其輸入、輸出使能端的含義。通常輸入使能端即是片選端，表明器件是否被選中工作。輸出使能端是作為輸出選通信號(hào)，二是作為輸出標(biāo)志信號(hào)，同時(shí)也是輸出信號(hào)的一部分。利用輸入與輸出使使能端，還可擴(kuò)展器件的功能。本例即是通過用兩3線8線優(yōu)先編碼器擴(kuò)展4線16線優(yōu)先編碼器的邏輯圖，來分析說明各使能端的含義及應(yīng)用。題5.11 在某項(xiàng)比賽中，有A，B，C三名裁判。其中A為主裁判。當(dāng)兩名（必須包括A在內(nèi)）或兩名以上裁判認(rèn)為運(yùn)動(dòng)員合格后發(fā)出得分信號(hào)。試用4選1MUX設(shè)計(jì)此邏輯電路。解 列出真值表。設(shè)合格為1，不合格為0，A，B，C為輸入邏輯變量，F(xiàn)為輸出邏輯變量，其真值表如表A5.11所示。確定地址輸入變量 令。寫出F的表達(dá)式。確定，使Y=F。 把F表達(dá)式與4選1MUX的功能表達(dá)Y式相比較，并取，則有Y=F。畫邏輯圖如圖A5.11所示。圖A5.11表A5.11 真值表輸入輸出ABCF00000010010001101000101111011111題5.12試用雙四選一74LS153設(shè)計(jì)全減器電路。解：（）列真值表，如表A5.12所示。分別為被減數(shù)，減數(shù)，為低位向本位的借位，為本位向高一位的借位。表A5.120000111100110011010101010110100101110001(2) 表A5.12的邏輯函數(shù)與四選一的輸出邏輯函數(shù)對(duì)比。并畫出邏輯圖對(duì)比可采用邏輯函數(shù)式對(duì)比，也可以采用真值表對(duì)比。方法一：采用邏輯函數(shù)式對(duì)比表A5.12的輸出的表達(dá)式分別為對(duì)于輸出分別進(jìn)行設(shè)計(jì)，先設(shè)計(jì)。利用74LS153的一個(gè)四選一，如令則令，則上兩式對(duì)比結(jié)果為：。設(shè)計(jì)。與上述方法同，令74LS153的，則有畫出邏輯圖，如圖A5.12所示。圖A5.12方法二，真值表對(duì)比法，如表A5.13表A5.1374LS153的輸出74LS153的輸出0000010101001101101111000110001111010101根據(jù)表A5.13所示，畫出邏輯圖，如圖圖A5.12所示。題5.13試用實(shí)現(xiàn)邏輯函數(shù)解確定的規(guī)模。由的函數(shù)式可見，是三變量的邏輯涵數(shù)，故選用有3個(gè)地址輸入端的8選1 來實(shí)現(xiàn)最為方便。這里選用，圖A5.13（a）是它的邏輯符號(hào)，其中為使能廟，為地址輸入端，為數(shù)據(jù)輸入端，其功能表如表A5.14所示。確定地址輸入變量。令。分別寫出8選1 的功能表達(dá)式和邏輯函數(shù)的最小項(xiàng)表達(dá)式。8選1 的為邏輯函數(shù)的最小項(xiàng)表達(dá)式為確定，使。比較和的表達(dá)式可見，當(dāng)取時(shí)，則有。畫出邏輯圖如圖5.13(b)所示。(a)(b)圖5.13(a)邏輯符號(hào) （b）邏輯圖應(yīng)當(dāng)注意的是，步驟（2）中的地址變量和函數(shù)輸入邏輯變量的對(duì)應(yīng)關(guān)系一旦確定之后，在步驟（3）中將邏輯函數(shù)展開為最小項(xiàng)表達(dá)式時(shí)，也必須按照步驟（2）中的對(duì)應(yīng)關(guān)系（高位，低位順序）進(jìn)行排列。否則，將導(dǎo)致錯(cuò)誤的結(jié)果。題5.14 用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)解：當(dāng)使能控制端時(shí)，8選1數(shù)據(jù)選擇器輸出與輸入之間的關(guān)系表示為8選1數(shù)據(jù)選擇器有3位地址輸入（n=3），能產(chǎn)生任何形式的四變量以下的邏輯函數(shù)，故可將給定的函數(shù)式化成與上式完成對(duì)應(yīng)的形式 對(duì)照兩式，令可得電路的接法如圖A5.14所示。圖A5.14題5.15 用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)解第一步 作出F的卡諾圖及其3變量降維圖，如圖A5.15中（a）、（b）所示，D作為記圖變量。（a）（b）圖A5.15 第二步 將函數(shù)降維圖與8選1數(shù)據(jù)選擇器卡諾圖5.14(b)比較，得到8選1數(shù)據(jù)輸入端。第三步 畫出邏輯電路，如圖A5.16所示。圖A5.16題5.16用四選一數(shù)據(jù)選擇器和3-8譯碼器，組成二十選一數(shù)據(jù)選擇器。解 這實(shí)際是將四選一數(shù)據(jù)選擇器的功能擴(kuò)大，利用數(shù)據(jù)選擇器的使用端。四選一數(shù)據(jù)選擇器需要兩個(gè)地址變量，以最低兩位作為它的地址變量，而二十選一數(shù)據(jù)選擇器的地址變量為5個(gè)，故高三位作為譯碼器的變量輸入。 組成二十選一數(shù)據(jù)選擇器，應(yīng)用5個(gè)四選一，究竟哪一片工作，視其對(duì)應(yīng)的使能端是“0”還是“1”而定，這取決于譯碼器的輸出。設(shè)地址變量為，電路如圖A5.17所示。圖A5.17題5. 17試用8選1數(shù)據(jù)選擇器產(chǎn)生10110011序列信號(hào)。解：題意要求產(chǎn)生的序列信號(hào)10110011，循環(huán)周期為8。若用8選1數(shù)據(jù)選擇器產(chǎn)生，只須將這一序列信號(hào)從高位至低位分別接入數(shù)據(jù)選擇器的信號(hào)輸入端，然后從這三個(gè)地址輸入端順序輸入地址信號(hào)000111，即可從輸出端產(chǎn)生這一序列信號(hào)。電路連接及8選1數(shù)據(jù)選擇器的地址和輸入波形如圖A5.18所示。 圖A5.18實(shí)現(xiàn)的邏輯圖題5.18試?yán)脙善?線8線譯碼器集成電路擴(kuò)展成4線16線譯碼器。并加入必要的門電路實(shí)現(xiàn)一個(gè)判別電路，輸入為4位二進(jìn)制代碼，當(dāng)輸入代碼能被5整除時(shí)電路輸出為1，否則為0。解（1）功能擴(kuò)展，由于3線8線譯碼器輸入使能條件是，因此按照題意分析給出的方法，即可得出擴(kuò)展后的4線16線譯碼器如圖A5.21所示。（2）判別電路實(shí)現(xiàn)，依照題意做出判別電路輸入輸出真值表，如表A5.15所示。圖A5.21實(shí)現(xiàn)的邏輯圖表A5.15 判別電路真值表00001100000001010010001001010100110101100101011000011011101001110111001000011111輸出邏輯函數(shù)式為。由于器件輸出低電平有效，因此加一個(gè)4輸入端與非門即可實(shí)現(xiàn)這一輸出函數(shù)。電路如圖A5.21所示題5.19 利用3線8線譯碼器器件構(gòu)成的數(shù)據(jù)分配器和脈沖分配器電路如圖P5.8 所示，試分析電路的工作原理。圖P5.8 邏輯圖題5.20 試用四位數(shù)值比較器74LS85設(shè)計(jì)一個(gè)四舍五入判別電路。輸入為8421BCD碼ABCD，當(dāng)ABCD時(shí)，判別電路輸出為，否則輸出為。解：根據(jù)題意，ABCD與0101進(jìn)行比較，可以令74LS85的，。列出真值表，如表A5.16所示。由表A5.16判定與的邏輯關(guān)系，畫出卡諾圖，如圖A5.24所示。的取值組合只有100,010,001，其余的均為約束項(xiàng)。表A5.16數(shù)值比較器輸出00000000110000111100001100110001010101010000011111111110000000000100000000001111 ，因此可畫出四舍五入判別電路的邏輯圖，如圖A5.25所示。 其實(shí)，由表A5.16可以直接對(duì)比，就能得出。圖A5.25圖A5.24題5.21析下列函數(shù)組成的邏輯電路是否存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象（） （）解：方法一：代數(shù)法判斷競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象（）均具有競(jìng)爭(zhēng)條件，分別判定檢查變量A是否產(chǎn)生冒險(xiǎn)：當(dāng)：BC=00時(shí)，Y=A當(dāng)：BC=01時(shí)，Y=1當(dāng)BC=10時(shí)，當(dāng)BC=11時(shí)，因此，當(dāng)當(dāng)BC=10時(shí)，存在“”冒險(xiǎn)檢查B是否產(chǎn)生冒險(xiǎn)：當(dāng)AC=00時(shí)，Y=B當(dāng)AC=01時(shí)當(dāng)AC=10時(shí)，Y=1當(dāng)AC=11時(shí)，因此，當(dāng)BC=10時(shí)，存在“”冒險(xiǎn)同理，檢查C是否產(chǎn)生冒險(xiǎn)，當(dāng)AB=10時(shí)，存在“”冒險(xiǎn)（）變量B具有競(jìng)爭(zhēng)條件，檢查B是否產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)當(dāng)AC=00時(shí)，Y=1；當(dāng)AC=01時(shí)，Y=B；當(dāng)AC=10時(shí)，；當(dāng)AC=11時(shí)，因此，當(dāng)AC=11時(shí)，存在“”冒險(xiǎn)方法二：卡諾圖檢查法（）畫出的卡諾圖，并畫出包圍圈，如圖A5.26 所示，兩圈相切；兩圈相切；兩圈相切，故存在競(jìng)爭(zhēng)冒險(xiǎn)。圖A5.26（）畫出的卡諾圖，畫出包圍圈，如圖A5.27所示AB,BC兩圈相切，故存在競(jìng)爭(zhēng)冒險(xiǎn)圖A5.27圖A5.28函數(shù)F卡諾圖 第六章 觸發(fā)器6.16.2 6.36.4 狀態(tài)轉(zhuǎn)換圖 6.56.66.76.86.96.10 6.116.126.136.146.156.166.176.18 第七章 時(shí)序邏輯電路的分析與設(shè)計(jì)檢測(cè)題一、 時(shí)序邏輯電路與組合邏輯電路不同，其電路由 組合邏輯電路 和 存儲(chǔ)電路（觸發(fā)器） 兩部分組成。二、 描述同步時(shí)序電路有三組方程，分別是 驅(qū)動(dòng)方程 、 輸出方程、狀態(tài)方程 和 輸出方程 。三、 在設(shè)計(jì)時(shí)序電路時(shí)，要對(duì)原始狀態(tài)圖進(jìn)行化簡(jiǎn)，其目的是 去掉多余項(xiàng) 。四、 時(shí)序邏輯電路根據(jù)觸發(fā)器的動(dòng)作特點(diǎn)不同可分為 同步時(shí)序邏輯電路 和 異步時(shí)序邏輯電路 兩大類。五、 試分析圖T7.5時(shí)序電路的邏輯功能，寫出電路的驅(qū)動(dòng)方程、狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。圖T7.5解：驅(qū)動(dòng)方程：狀態(tài)方程：輸出方程：狀態(tài)圖：功能：同步三進(jìn)制計(jì)數(shù)器六、 試用觸發(fā)器和門電路設(shè)計(jì)一個(gè)同步五進(jìn)制計(jì)數(shù)器。解：采用3個(gè)觸發(fā)器，用狀態(tài)000到100構(gòu)成五進(jìn)制計(jì)數(shù)器。（1）狀態(tài)轉(zhuǎn)換圖（2）狀態(tài)真值表狀態(tài)轉(zhuǎn)換順序現(xiàn) 態(tài)次態(tài)進(jìn)位輸出 S0S1S2S3S40 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 000001（3）求狀態(tài)方程（4）驅(qū)動(dòng)方程（5）邏輯圖（略）習(xí)題題7.1 分析圖P7.1所示的時(shí)序電路的邏輯功能，寫出電路驅(qū)動(dòng)