2015計(jì)01班計(jì)算機(jī)組成原理復(fù)習(xí)重點(diǎn)(白中英版)

計(jì)算機(jī)組成原理課程總結(jié)&復(fù)習(xí)考試要點(diǎn)一、考試以講授過(guò)的教材中的容為主，歸納要點(diǎn)如下：第1章 -第2章 計(jì)算機(jī)概念 運(yùn)算方法和運(yùn)算器一學(xué)習(xí)目標(biāo)1.了解計(jì)算機(jī)的分類(lèi)和應(yīng)用。2.掌握計(jì)算機(jī)的軟、硬件構(gòu)成。3.掌握計(jì)算機(jī)的層次結(jié)構(gòu)。3掌握數(shù)的原碼、反碼、補(bǔ)碼的表示方法。4掌握計(jì)算機(jī)中數(shù)據(jù)的定點(diǎn)表示和浮點(diǎn)表示方法，并熟練掌握各種表示方法下所能表示的數(shù)據(jù)的圍。5理解定點(diǎn)加法原理及其判斷溢出的方法。6了解計(jì)算機(jī)定點(diǎn)乘法、除法的實(shí)現(xiàn)方法。7了解浮點(diǎn)加法，乘法，除法的實(shí)現(xiàn)方法。8理解ALU運(yùn)算器的工作原理及其擴(kuò)展方法。二第1章學(xué)習(xí)容第一節(jié)計(jì)算機(jī)的分類(lèi)和應(yīng)用要點(diǎn)：計(jì)算機(jī)的分類(lèi)，計(jì)算機(jī)的應(yīng)用。第二節(jié)計(jì)算機(jī)的硬件和軟件要點(diǎn)：了解計(jì)算機(jī)的硬件構(gòu)成及各局部的功能；了解計(jì)算機(jī)的軟件分類(lèi)和開(kāi)展演變。第三節(jié)計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)要點(diǎn)：了解計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。三第2章學(xué)習(xí)容第一節(jié)數(shù)據(jù)和文字的表示方法要點(diǎn)：定點(diǎn)數(shù)的表示方法，及其在原碼、反碼和補(bǔ)碼表示下的數(shù)值的圍；浮點(diǎn)數(shù)的表示方法及其不同表示格式下數(shù)據(jù)的表示圍；常見(jiàn)漢字和字符的幾種表示方法；第二節(jié)定點(diǎn)加法、減法運(yùn)算要點(diǎn)：補(bǔ)碼加、減法及其溢出的檢測(cè)方法；二進(jìn)制加法器和十進(jìn)制加法器的邏輯構(gòu)成。第三節(jié)定點(diǎn)乘法運(yùn)算要點(diǎn)：原碼并行乘法原理；不帶符號(hào)的陣列乘法器；補(bǔ)碼并行乘法原理；直接補(bǔ)碼陣列乘法器。第四節(jié)定點(diǎn)除法運(yùn)算要點(diǎn)：理解原碼除法原理以及并行除法器的構(gòu)成原理。第五節(jié)多功能算術(shù)/邏輯運(yùn)算單元要點(diǎn)：74181并行進(jìn)位運(yùn)算器；74182進(jìn)位鏈；多位ALU的擴(kuò)展。第六節(jié)浮點(diǎn)運(yùn)算運(yùn)算和浮點(diǎn)運(yùn)算器要點(diǎn)：了解浮點(diǎn)加/減；浮點(diǎn)乘/除原理。浮點(diǎn)存儲(chǔ)：1假設(shè)浮點(diǎn)數(shù)x的754標(biāo)準(zhǔn)存儲(chǔ)格式為(41360000)16，求其浮點(diǎn)數(shù)的十進(jìn)制數(shù)值。解：將16進(jìn)制數(shù)展開(kāi)后，可得二制數(shù)格式為 0 100 00010011 0110 0000 0000 0000 0000 S 階碼(8位) 尾數(shù)(23位)指數(shù)e=階碼-127=100001=00000011=(3)10包括隱藏位1的尾數(shù)1.M=1.011 0110 0000 0000 0000 0000=1.011011于是有x=(-1)S×1.M×2e=+(1.011011)×23=+1011.011=(11.375)10 2.將數(shù)(20.59375)10轉(zhuǎn)換成754標(biāo)準(zhǔn)的32位浮點(diǎn)數(shù)的二進(jìn)制存儲(chǔ)格式。解:首先分別將整數(shù)和分?jǐn)?shù)局部轉(zhuǎn)換成二進(jìn)制數(shù)：20.59375=10100.10011然后移動(dòng)小數(shù)點(diǎn)，使其在第1，2位之間10100.10011=1.010010011×24 e=4于是得到： S=0, E=4+127=131, M=010010011最后得到32位浮點(diǎn)數(shù)的二進(jìn)制存儲(chǔ)格式為：0000=(41A4C000)16 3.假設(shè)由S,E,M三個(gè)域組成的一個(gè)32位二進(jìn)制字所表示的非零規(guī)格化浮點(diǎn)數(shù),真值表示為非IEEE754標(biāo)準(zhǔn)：(1)s×(1.M)×2E128問(wèn)：它所表示的規(guī)格化的最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？(1)最大正數(shù)0 1111 1111 111 1111 1111 1111 1111 11111(12-23)×2127(2)最小正數(shù) 000 000 000000 000 000 000 000 000 000 001.0×2128(3)最小負(fù)數(shù)111 111 111111 111 111 111 111 111 111 111(1223)×2127(4)最大負(fù)數(shù)100 000 000000 000 000 000 000 000 000 001.0×21284.用源碼陣列乘法器、補(bǔ)碼陣列乘法器分別計(jì)算xXy。 1x=11000 y=11111 (2) x=-01011 y=110011原碼陣列x = 0.11011, y = -0.11111符號(hào)位: x0y0 = 01 = 1x原 = 11011, y原 = 111111 1 0 1 1* 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 0 0 0 1 0 1 x*y原 = 1， 11 0100 0101帶求補(bǔ)器的補(bǔ)碼陣列x補(bǔ) = 0 11011, y補(bǔ) = 1 00001乘積符號(hào)位單獨(dú)運(yùn)算011尾數(shù)局部算前求補(bǔ)輸出X11011，y111111 1 0 1 1* 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 0 0 0 1 0 1X×Y-0.1101000101(2) 原碼陣列x = -0.11111, y = -0.11011符號(hào)位: x0y0 = 11 = 0x補(bǔ) = 11111, y補(bǔ) = 110111 1 1 1 1*1 1 0 1 11 1 1 1 11 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1 x*y補(bǔ) = 0,11010,00101帶求補(bǔ)器的補(bǔ)碼陣列x補(bǔ) = 1 00001, y補(bǔ) = 1 00101乘積符號(hào)位單獨(dú)運(yùn)算110尾數(shù)局部算前求補(bǔ)輸出X11111，y110111 1 1 1 1*1 1 0 1 11 1 1 1 11 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1X×Y0.1101000101 5. 計(jì)算浮點(diǎn)數(shù)x+y、x-yx = 2-101*(-0.010110), y = 2-100*0.010110 x浮= 11011,-0.010110y浮= 11100,0.010110 Ex-Ey = 11011+00100 = 11111x浮= 11100,1.110101(0)x+y 1 1. 1 1 0 1 0 1 + 0 0. 0 1 0 1 1 00 0. 0 0 1 0 1 1 規(guī)格化處理: 0.101100 階碼 11010 x+y= 0.101100*2-6x-y 1 1.1 1 0 1 0 1 + 1 1.1 0 1 0 1 01 1.0 1 1 1 1 1 規(guī)格化處理: 1.011111 階碼11100x-y=-0.100001*2-4 6.設(shè)過(guò)程段 Si所需的時(shí)間為i,緩沖存放器的延時(shí)為l,線(xiàn)性流水線(xiàn)的時(shí)鐘周期定義為maxilml 流水線(xiàn)處理的頻率為 f1/。一個(gè)具有k 級(jí)過(guò)程段的流水線(xiàn)處理 n 個(gè)任務(wù)需要的時(shí)鐘周期數(shù)為T(mén)kk(n1)，所需要的時(shí)間為： TTk × 而同時(shí)，順序完成的時(shí)間為：Tn×k×k級(jí)線(xiàn)性流水線(xiàn)的加速比：*Ck = TL n·k Tk k(n1)第3章 多層次存儲(chǔ)器一、學(xué)習(xí)目標(biāo)1了解存儲(chǔ)器的不同分類(lèi)及其各自的特點(diǎn)。2理解SRAM和DRAM存儲(chǔ)單元的構(gòu)成及其存儲(chǔ)原理。3掌握存儲(chǔ)器的擴(kuò)展及其與CPU的連接。4了解SRAM和DRAM的不同特點(diǎn)，掌握DRAM的刷新方法。5了解高性能主存儲(chǔ)器、閃速存儲(chǔ)器、高速存儲(chǔ)器的特點(diǎn)和工作原理。6掌握CACHE存儲(chǔ)器的根本原理及其地址映射過(guò)程。二、學(xué)習(xí)容第一節(jié)存儲(chǔ)器概述要點(diǎn)：存儲(chǔ)器的分類(lèi)，存儲(chǔ)器的分級(jí)結(jié)構(gòu)。第二節(jié)隨機(jī)讀寫(xiě)存儲(chǔ)器要點(diǎn)：SRAM根本存儲(chǔ)元的存儲(chǔ)原理；SRAM芯片的組成及其邏輯結(jié)構(gòu)；SRAM的擴(kuò)展；SRAM與CPU的連接；理解DRAM根本存儲(chǔ)元的存儲(chǔ)原理；DRAM芯片的組成及其邏輯結(jié)構(gòu)；DRAM的刷新；了解EDRAM芯片的構(gòu)成及工作原理；了解閃存的工作原理及其特點(diǎn)。第三節(jié)只讀存儲(chǔ)器和閃速存儲(chǔ)器要點(diǎn)：了解只讀存儲(chǔ)器的工作原理；了解閃存的工作原理及其特點(diǎn)。第四節(jié)高速存儲(chǔ)器要點(diǎn)：了解高速存儲(chǔ)器的特點(diǎn)；了解雙端口存儲(chǔ)器的原理；了解多模塊穿插存儲(chǔ)器；相聯(lián)存儲(chǔ)器。第五節(jié) Cache存儲(chǔ)器要點(diǎn)：了解Cache的功能；掌握主存Cache的地址映射：全相聯(lián)方式、組相聯(lián)方式和直接相聯(lián)方式。*閃存：高性能、低功耗、高可靠性以及移動(dòng)性編程操作：實(shí)際上是寫(xiě)操作。所有存儲(chǔ)元的原始狀態(tài)均處“1狀態(tài)，這是因?yàn)椴脸僮鲿r(shí)控制柵不加正電壓。編程操作的目的是為存儲(chǔ)元的浮空柵補(bǔ)充電子，從而使存儲(chǔ)元改寫(xiě)成“0狀態(tài)。如果某存儲(chǔ)元仍保持“1狀態(tài)，那么控制柵就不加正電壓。如圖(a)表示編程操作時(shí)存儲(chǔ)元寫(xiě)0、寫(xiě)1的情況。實(shí)際上編程時(shí)只寫(xiě)0，不寫(xiě)1，因?yàn)榇鎯?chǔ)元擦除后原始狀態(tài)全為1。要寫(xiě)0，就是要在控制柵C上加正電壓。一旦存儲(chǔ)元被編程，存儲(chǔ)的數(shù)據(jù)可保持100年之久而無(wú)需外電源。讀取操作：控制柵加上正電壓。浮空柵上的負(fù)電荷量將決定是否可以開(kāi)啟MOS晶體管。如果存儲(chǔ)元原存1，可認(rèn)為浮空柵不帶負(fù)電，控制柵上的正電壓足以開(kāi)啟晶體管。如果存儲(chǔ)元原存0，可認(rèn)為浮空柵帶負(fù)電，控制柵上的正電壓缺乏以克制浮動(dòng)?xùn)派系呢?fù)電量，晶體管不能開(kāi)啟導(dǎo)通。當(dāng)MOS晶體管開(kāi)啟導(dǎo)通時(shí)，電源VD提供從漏極D到源極S的電流。讀出電路檢測(cè)到有電流，表示存儲(chǔ)元中存1，假設(shè)讀出電路檢測(cè)到無(wú)電流，表示存儲(chǔ)元中存0，如圖(b)所示。擦除操作：所有的存儲(chǔ)元中浮空柵上的負(fù)電荷要全部洩放出去。為此晶體管源極S加上正電壓，這與編程操作正好相反，見(jiàn)圖(c)所示。源極S上的正電壓吸收浮空柵中的電子，從而使全部存儲(chǔ)元變成1狀態(tài)。*cache：設(shè)存儲(chǔ)器容量為32字，字長(zhǎng)64位，模塊數(shù)m=4，分別用順序方式和穿插方式進(jìn)展組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線(xiàn)寬度為64位，總線(xiàn)傳送周期=50ns。假設(shè)連續(xù)讀出4個(gè)字，問(wèn)順序存儲(chǔ)器和穿插存儲(chǔ)器的帶寬各是多少?解：順序存儲(chǔ)器和穿插存儲(chǔ)器連續(xù)讀出m=4個(gè)字的信息總量都是：q=64b×4=256b順序存儲(chǔ)器和穿插存儲(chǔ)器連續(xù)讀出4個(gè)字所需的時(shí)間分別是：t2=mT=4×200ns=800ns=8×10-7st1=T+(m-1)=200ns+350ns=350ns=35×10-7s順序存儲(chǔ)器和穿插存儲(chǔ)器的帶寬分別是：W2=q/t2=256b÷(8×10-7)s=320Mb/sW1=q/t1=256b÷(35×10-7)s=730Mb/s*CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪(fǎng)問(wèn)時(shí)間。解：h=Nc/Nc+Nm=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)×0.95=83.3%ta=tc/e=50ns/0.833=60ns *存儲(chǔ)器：某64位機(jī)主存采用半導(dǎo)體存儲(chǔ)器，其地址碼為26位，假設(shè)使用256K×16位的DRAM芯片組成該機(jī)所允許的最大主存空間，并選用模塊板結(jié)構(gòu)形式，問(wèn)：1 每個(gè)模塊板為1024K×64位，共需幾個(gè)模塊板？2 個(gè)模塊板共有多少DRAM芯片?3主存共需多少DRAM芯片? CPU如何選擇各模塊板？(1) (2) 每個(gè)模塊要16個(gè)DRAM芯片 (3)64*16 = 1024塊由高位地址選模塊*用16K×8位的DRAM芯片組成64K×32位存儲(chǔ)器，要求：(1) 畫(huà)出該存儲(chǔ)器的組成邏輯框圖。(2) 設(shè)存儲(chǔ)器讀/寫(xiě)周期為0.5S, CPU在1S至少要訪(fǎng)問(wèn)一次。試問(wèn)采用哪種刷新方式比擬合理？?jī)纱嗡⑿碌淖畲髸r(shí)間間隔是多少？對(duì)全部存儲(chǔ)單元刷新一遍所需的實(shí)際刷新時(shí)間是多少？解：(1)根據(jù)題意，存儲(chǔ)總?cè)萘繛?4KB，故地址總線(xiàn)需16位。現(xiàn)使用16K*8位DRAM芯片，共需16片。芯片本身地址線(xiàn)占14位，所以采用位并聯(lián)與地址串聯(lián)相結(jié)合的方法來(lái)組成整個(gè)存儲(chǔ)器，其組成邏輯圖如下圖，其中使用一片2：4譯碼器。(2)根據(jù)條件，CPU在1us至少訪(fǎng)存一次，而整個(gè)存儲(chǔ)器的平均讀/寫(xiě)周期為0.5us，如果采用集中刷新，有64us的死時(shí)間，肯定不行如果采用分散刷新，那么每1us只能訪(fǎng)存一次，也不行所以采用異步式刷新方式。假定16K*1位的DRAM芯片用128*128矩陣存儲(chǔ)元構(gòu)成，刷新時(shí)只對(duì)128行進(jìn)展異步方式刷新，那么刷新間隔為2ms/128 = 15.6us，可取刷新信號(hào)周期15us。刷新一遍所用時(shí)間15us×1281.92ms第4章 指令系統(tǒng)一、復(fù)習(xí)目標(biāo)1了解計(jì)算機(jī)指令系統(tǒng)的開(kāi)展與性能要求。2理解計(jì)算機(jī)指令格式的構(gòu)成形式，并能夠根據(jù)要求設(shè)計(jì)計(jì)算機(jī)指令格式。3熟練掌握計(jì)算機(jī)指令和數(shù)據(jù)的各種尋址方式。4了解堆棧尋址方式的原理。5了解幾種典型指令的功能。二、復(fù)習(xí)容第一節(jié)指令系統(tǒng)的開(kāi)展和性能要求要點(diǎn)：了解計(jì)算機(jī)指令系統(tǒng)的相關(guān)概念，了解計(jì)算機(jī)對(duì)指令系統(tǒng)與性能要求。第二節(jié)指令格式要點(diǎn)：理解指令格式的構(gòu)成以及各局部的含義；指令地址碼的擴(kuò)展；指令格式設(shè)計(jì)。第三節(jié)指令和數(shù)據(jù)的尋址方式要點(diǎn)：指令的尋址方式；數(shù)據(jù)的尋址方式。第四節(jié)堆棧尋址方式要點(diǎn)：串聯(lián)堆棧的構(gòu)成和操作方法；存儲(chǔ)器堆棧的構(gòu)成和操作方法。第五節(jié)典型指令要點(diǎn)：指令的分類(lèi)和各種類(lèi)型的功能。某計(jì)算機(jī)字長(zhǎng)16位，主存容量為64K字，采用單字長(zhǎng)單地址指令，共有40條指令，試采用直接、立即、變址、相對(duì)四種尋址方式設(shè)計(jì)指令格式。解：40條指令需占用操作碼字段OP6位，這樣指令余下長(zhǎng)度為10位。為了覆蓋主存640K字的地址空間，設(shè)尋址模式X2位，形式地址D8位，其指令格式如下：尋址模式定義如下：X= 0 0 直接尋址 有效地址 E=D直接尋址為256個(gè)存儲(chǔ)單元X= 0 1 立即尋址 D字段為操作數(shù)X= 1 0 變址尋址 有效地址 E= (RX)D 可尋址64K個(gè)存儲(chǔ)單元X= 1 1 相對(duì)尋址 有效地址 E=PCD 可尋址64K個(gè)存儲(chǔ)單元其中RX為變址存放器16位，PC為程序計(jì)數(shù)器16位，在變址和相對(duì)尋址時(shí)，位移量D可正可負(fù)。例如：一種二地址RR型，RS型指令結(jié)構(gòu)如下所示： 6 位 4 位 4 位 1位 2位 16位OP源存放器目標(biāo)存放器Ix偏移量D其中源存放器，目標(biāo)存放器都是通用存放器，I為間接尋址標(biāo)志位，x為尋址模式字段，D為偏移量字段，通過(guò)I，x，D的組合，可構(gòu)成RS型尋址方式的有效地址E。請(qǐng)?jiān)诒碇刑畛?種尋址方式相應(yīng)有效地址E的表達(dá)式。尋址方式Ix有效地址E算法說(shuō)明直接尋址000？相對(duì)尋址001？PC為程序計(jì)數(shù)器變址尋址010？Rx為變址存放器存放器間接尋址111？R為通用存放器間接尋址100？基址尋址011？Rb為基址存放器請(qǐng)?jiān)诒碇刑畛?種尋址方式相應(yīng)有效地址E的表達(dá)式。某微機(jī)的指令格式如下所示：15 109 87 0OPXD例如其中D是位移量，X是尋址特征位，具體定義如下：X=00為直接尋址，01為基地址尋址，10為相對(duì)尋址，11為變址尋址。設(shè)(PC)=1234H，(X1)=0037H基址，(X2)=1122H變址，請(qǐng)確定以下指令的有效地址：14020H ：22204H ：31320H： 43525H：56721H：第5章 中央處理器一、復(fù)習(xí)目標(biāo)1了解CPU的功能和組成，理解并熟練掌握CPU中各種存放器的功能。2理解指令周期的根本概念。3理解時(shí)序信號(hào)的體制、時(shí)序信號(hào)、機(jī)器周期、指令周期的形成過(guò)程。4理解微程序控制思想，了解微程序控制器的構(gòu)成和各局部的功能。5熟練掌握微程序設(shè)計(jì)技術(shù)，掌握微指令格式的形成過(guò)程。6了解硬布線(xiàn)控制器的工作原理。7理解CPU的流水工作原理。8了解精簡(jiǎn)指令系統(tǒng)和復(fù)雜指令系統(tǒng)各自的特點(diǎn)。二、復(fù)習(xí)容第一節(jié)CPU的功能和組成要點(diǎn)：CPU的功能和組成；掌握CPU種的各種存放器的功能。第二節(jié)指令周期要點(diǎn)：指令周期的含義；指令周期的形成。第三節(jié)時(shí)序產(chǎn)生器和控制方式要點(diǎn)：時(shí)序信號(hào)的作用和體制；時(shí)序信號(hào)產(chǎn)生器的構(gòu)成和工作原理；機(jī)器周期和指令周期的形成。第四節(jié)微程序控制器要點(diǎn)：理解微程序控制器的原理；理解微指令和微程序含義。第五節(jié)微程序設(shè)計(jì)技術(shù)要點(diǎn)：掌握微指令的格式；熟練掌握微指令的幾種編碼方式；掌握微程序的形成。第六節(jié)硬布線(xiàn)控制器要點(diǎn)：了解硬布線(xiàn)控制的根本思想。第七節(jié)流水CPU要點(diǎn)：理解流水計(jì)算機(jī)系統(tǒng)組成；了解流水線(xiàn)中存才的主要問(wèn)題：資源相關(guān)，數(shù)據(jù)相關(guān)，控制相關(guān)。第八節(jié) RISC CPU要點(diǎn)：了解RISC CPU 和CISC CPU各自的特點(diǎn)。*微指令：直接表示法特點(diǎn)：這種方法結(jié)構(gòu)簡(jiǎn)單，并行性強(qiáng)，操作速度快，但是微指令字太長(zhǎng)，假設(shè)微命令的總數(shù)為N個(gè)，那么微指令字的操作控制字段就要有N位。另外，在N個(gè)微命令中，有許多是互斥的，不允許并行操作，將它們安排在一條微指令中是毫無(wú)意義的，只會(huì)使信息的利用率下降。*編碼表示法特點(diǎn)：可以防止互斥，使指令字大大縮短，但增加了譯碼電路，使微程序的執(zhí)行速度減慢* 編碼注意幾點(diǎn)：字段編碼法中操作控制字段并非是任意的，必須要遵循如下的原那么：把互斥性的微命令分在同一段，兼容性的微命令分在不同段。這樣不僅有助于提高信息的利用率，縮短微指令字長(zhǎng)，而且有助于充分利用硬件所具有的并行性，加快執(zhí)行的速度。應(yīng)與數(shù)據(jù)通路結(jié)構(gòu)相適應(yīng)。每個(gè)小段中包含的信息位不能太多，否那么將增加譯碼線(xiàn)路的復(fù)雜性和譯碼時(shí)間。一般每個(gè)小段還要留出一個(gè)狀態(tài)，表示本字段不發(fā)出任何微命令。因此當(dāng)某字段的長(zhǎng)度為三位時(shí)，最多只能表示七個(gè)互斥的微命令，通常用000表示不操作。*水平型微指令和垂直型微指令的比擬(1)水平型微指令并行操作能力強(qiáng)，效率高，靈活性強(qiáng)，垂直型微指令那么較差。(2)水平型微指令執(zhí)行一條指令的時(shí)間短，垂直型微指令執(zhí)行時(shí)間長(zhǎng)。(3)由水平型微指令解釋指令的微程序，有微指令字較長(zhǎng)而微程序短的特點(diǎn)。垂直型微指令那么相反。(4)水平型微指令用戶(hù)難以掌握，而垂直型微指令與指令比擬相似，相對(duì)來(lái)說(shuō)，比擬容易掌握。*微地址存放器有6位(A5-A0)，當(dāng)需要修改其容時(shí)，可通過(guò)某一位觸發(fā)器的強(qiáng)置端S將其置“1”。現(xiàn)有三種情況：(1)執(zhí)行“取指微指令后，微程序按IR的OP字段(IR3-IR0)進(jìn)展16路分支；(2)執(zhí)行條件轉(zhuǎn)移指令微程序時(shí)，按進(jìn)位標(biāo)志C的狀態(tài)進(jìn)展2路分支；(3)執(zhí)行控制臺(tái)指令微程序時(shí)，按IR4，IR5的狀態(tài)進(jìn)展4路分支。請(qǐng)按多路轉(zhuǎn)移方法設(shè)計(jì)微地址轉(zhuǎn)移邏輯。答：按所給設(shè)計(jì)條件，微程序有三種判別測(cè)試，分別為P1，P2，P3。 由于修改A5-A0容具有很大靈活性，現(xiàn)分配如下：(1)用P1和IR3-IR0修改A3-A0；(2)用P2和C修改A0；(3)用P3和IR5，IR4修改A5，A4。 另外還要考慮時(shí)間因素T4(假設(shè)CPU周期最后一個(gè)節(jié)拍脈沖)，故轉(zhuǎn)移邏輯表達(dá)式如下：A5=P3·IR5·T4A4=P3·IR4·T4A3=P1·IR3·T4A2=P1·IR2·T4A1=P1·IR1·T4A0=P1·IR0·T4+P2·C·T4由于從觸發(fā)器強(qiáng)置端修改，故前5個(gè)表達(dá)式可用“與非門(mén)實(shí)現(xiàn)，最后一個(gè)用“與或非門(mén)實(shí)現(xiàn)。*某機(jī)有8條微指令I(lǐng)1-I8，每條微指令所包含的微命令控制信號(hào)如下表所示。 a-j分別對(duì)應(yīng)10種不同性質(zhì)的微命令信號(hào)。假設(shè)一條微指令的控制字段為8位，請(qǐng)安排微指 令的控制字段格式。解：經(jīng)分析，d, i, j和e, f, h可分別組成兩個(gè)小組或兩個(gè)字段，然后進(jìn)展譯碼，可得六個(gè)微命令信號(hào)，剩下的a, b, c, g四個(gè)微命令信號(hào)可進(jìn)展直接控制，其整個(gè)控制字段組成如下：*流水線(xiàn)IFInstruction Fetch取指 IDInstruction Decode指令譯碼 EXExecution執(zhí)行 WB 結(jié)果寫(xiě)回*今有4級(jí)流水線(xiàn)分別完成取值、指令譯碼并取數(shù)、運(yùn)算、送結(jié)果四步操作，今假設(shè)完成各步操作的時(shí)間依次為100ns,100ns,80ns,50ns。2假設(shè)相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而且在硬件上不采取措施，那么第二條指令要推遲多少時(shí)間進(jìn)展。3如果在硬件設(shè)計(jì)上加以改良，至少需推遲多少時(shí)間？解：(1)流水線(xiàn)的操作周期應(yīng)按各步操作的最大時(shí)間來(lái)考慮，即流水線(xiàn)時(shí)鐘周期性 (2)遇到數(shù)據(jù)相關(guān)時(shí)，就停頓第2條指令的執(zhí)行，直到前面指令的結(jié)果已經(jīng)產(chǎn)生，因此至少需要延遲2個(gè)時(shí)鐘周期。 (3)如果在硬件設(shè)計(jì)上加以改良，如采用專(zhuān)用通路技術(shù)，就可使流水線(xiàn)不發(fā)生停頓。第6章 總線(xiàn)系統(tǒng)一、學(xué)習(xí)目標(biāo)1正確理解總線(xiàn)的根本概念，了解總線(xiàn)的連接方式和部結(jié)構(gòu)。2正確理解總線(xiàn)接口的功能。3掌握總線(xiàn)的仲裁、定時(shí)和數(shù)據(jù)傳送模式。4.了解ISA，EISA，VESA，PCI總線(xiàn)的功能和特性。二、學(xué)習(xí)容第一節(jié)總線(xiàn)的概念和結(jié)構(gòu)形態(tài)要點(diǎn)：理解總線(xiàn)的功能和分類(lèi)；了解總線(xiàn)的幾種連接方式；了解總線(xiàn)的部結(jié)構(gòu)。第二節(jié)總線(xiàn)接口要點(diǎn)：理解總線(xiàn)接口功能。第三節(jié)總線(xiàn)的仲裁、定時(shí)和數(shù)據(jù)傳送模式要點(diǎn)：掌握總線(xiàn)的仲裁方式及其實(shí)現(xiàn)；了解總線(xiàn)的定時(shí)方式以及各自的特點(diǎn)。第四節(jié) PCI總線(xiàn)要點(diǎn)：了解PCI總現(xiàn)在計(jì)算機(jī)中的作用以及特點(diǎn)。總線(xiàn)定義：總線(xiàn)是構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)展數(shù)據(jù)傳送的公共通路。借助于總線(xiàn)連接，計(jì)算機(jī)在各系統(tǒng)功能部件之間實(shí)現(xiàn)地址、數(shù)據(jù)和控制信息的交換，并在爭(zhēng)用資源的根底上進(jìn)展工作。總線(xiàn)分類(lèi)：部總線(xiàn)：CPU部連接各存放器及運(yùn)算器部件之間的總線(xiàn)。系統(tǒng)總線(xiàn)：CPU和計(jì)算機(jī)系統(tǒng)中其他高速功能部件相互連接的總線(xiàn)。 I/O總線(xiàn)：CPU和中低速I(mǎi)/O設(shè)備相互連接的總線(xiàn)?？偩€(xiàn)特性：物理特性：總線(xiàn)的物理連接方式根數(shù)、插頭、插座形狀、引腳排列方式等。功能特性：每根線(xiàn)的功能。電氣特性：每根線(xiàn)上信號(hào)的傳遞方向及有效電平圍。時(shí)間特性：規(guī)定了每根總線(xiàn)在什么時(shí)間有效?？偩€(xiàn)帶寬：總線(xiàn)帶寬定義為總線(xiàn)本身所能到達(dá)的最高傳輸速率，它是衡量總線(xiàn)性能的重要指標(biāo)。cpu 北橋 pci 南橋 isa 之間相互連通通過(guò)橋CPU總線(xiàn)、系統(tǒng)總線(xiàn)和高速總線(xiàn)彼此相連。橋?qū)嵸|(zhì)上是一種具有緩沖、轉(zhuǎn)換、控制功能的邏輯電路。多總線(xiàn)結(jié)構(gòu)表達(dá)了高速、中速、低速設(shè)備連接到不同的總線(xiàn)上同時(shí)進(jìn)展工作，以提高總線(xiàn)的效率和吞吐量，而且處理器結(jié)構(gòu)的變化不影響高速總線(xiàn)。整個(gè)總線(xiàn)分為：數(shù)據(jù)傳送總線(xiàn)：由地址線(xiàn)、數(shù)據(jù)線(xiàn)、控制線(xiàn)組成。其結(jié)構(gòu)與簡(jiǎn)單總線(xiàn)相似，但一般是32條地址線(xiàn)，32或64條數(shù)據(jù)線(xiàn)。為了減少布線(xiàn)，64位數(shù)據(jù)的低32位數(shù)據(jù)線(xiàn)常常和地址線(xiàn)采用多路復(fù)用方式。仲裁總線(xiàn)：包括總線(xiàn)請(qǐng)求線(xiàn)和總線(xiàn)授權(quán)線(xiàn)。中斷和同步總線(xiàn)：用于處理帶優(yōu)先級(jí)的中斷操作，包括中斷請(qǐng)求線(xiàn)和中斷認(rèn)可線(xiàn)。公用線(xiàn)：包括時(shí)鐘信號(hào)線(xiàn)、電源線(xiàn)、地線(xiàn)、系統(tǒng)復(fù)位線(xiàn)以及加電或斷電的時(shí)序信號(hào)線(xiàn)等。接口的典型功能：控制、緩沖、狀態(tài)、轉(zhuǎn)換、整理、程序中斷?？偩€(xiàn)的傳輸過(guò)程：串行傳送：使用一條傳輸線(xiàn)，采用脈沖傳送。主要優(yōu)點(diǎn)是只需要一條傳輸線(xiàn)，這一點(diǎn)對(duì)長(zhǎng)距離傳輸顯得特別重要，不管傳送的數(shù)據(jù)量有多少，只需要一條傳輸線(xiàn)，本錢(qián)比擬低廉。缺點(diǎn)就是速度慢。并行傳送：每一數(shù)據(jù)位需要一條傳輸線(xiàn)，一般采用電位傳送。分時(shí)傳送：總線(xiàn)復(fù)用或是共享總線(xiàn)的部件分時(shí)使用總線(xiàn)。*總線(xiàn)的信息傳送過(guò)程：請(qǐng)求總線(xiàn)、總線(xiàn)仲裁、尋址、信息傳送、狀態(tài)返回?？偩€(xiàn)數(shù)據(jù)傳送模式：讀、寫(xiě)操作：讀操作是由從方到主方的數(shù)據(jù)傳送；寫(xiě)操作是由主方到從方的數(shù)據(jù)傳送。塊傳送操作：只需給出塊的起始地址，然后對(duì)固定塊長(zhǎng)度的數(shù)據(jù)一個(gè)接一個(gè)地讀出或?qū)懭搿?duì)于CPU主方存儲(chǔ)器從方而言的塊傳送，常稱(chēng)為猝發(fā)式傳送，其塊長(zhǎng)一般固定為數(shù)據(jù)線(xiàn)寬度存儲(chǔ)器字長(zhǎng)的4倍。寫(xiě)后讀、讀修改寫(xiě)操作：這是兩種組合操作。只給出地址一次表示同一地址，或進(jìn)展先寫(xiě)后讀操作，或進(jìn)展先讀后寫(xiě)操作。播送、廣集操作：一般而言，數(shù)據(jù)傳送只在一個(gè)主方和一個(gè)從方之間進(jìn)展。但有的總線(xiàn)允許一個(gè)主方對(duì)多個(gè)從方進(jìn)展寫(xiě)操作，這種操作稱(chēng)為播送。與播送相反的操作稱(chēng)為廣集，它將選定的多個(gè)從方數(shù)據(jù)在總線(xiàn)上完成AND或OR操作，用以檢測(cè)多個(gè)中斷源。菊花鏈方式優(yōu)先級(jí)判決邏輯電路圖獨(dú)立請(qǐng)求方式優(yōu)先級(jí)判別邏輯電路圖*橋：在PCI總線(xiàn)體系結(jié)構(gòu)中有三種橋。其中HOST橋又是PCI總線(xiàn)控制器，含有中央仲裁器。橋起著重要的作用，它連接兩條總線(xiàn)，使彼此間相互通信。橋又是一個(gè)總線(xiàn)轉(zhuǎn)換部件，可以把一條總線(xiàn)的地址空間映射到另一條總線(xiàn)的地址空間上，從而使系統(tǒng)中任意一個(gè)總線(xiàn)主設(shè)備都能看到同樣的一份地址表。橋本身的結(jié)構(gòu)可以十分簡(jiǎn)單，如只有信號(hào)緩沖能力和信號(hào)電平轉(zhuǎn)換邏輯，也可以相當(dāng)復(fù)雜，如有規(guī)程轉(zhuǎn)換、數(shù)據(jù)快存、裝拆數(shù)據(jù)等。*1某總線(xiàn)在一個(gè)總線(xiàn)周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線(xiàn)周期等于一個(gè)總線(xiàn)時(shí)鐘周期，總線(xiàn)時(shí)鐘頻率為33MHz，總線(xiàn)帶寬是多少?2如果一個(gè)總線(xiàn)周期中并行傳送64位數(shù)據(jù)，總線(xiàn)時(shí)鐘頻率升為66MHz，總線(xiàn)帶寬是多少?解：1設(shè)總線(xiàn)帶寬用Dr表示，總線(xiàn)時(shí)鐘周期用T=1/f表示，一個(gè)總線(xiàn)周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得Dr=D/T=D×1/T=D×f=4B×33×106/s=132MB/s264位=8BDr=D×f=8B×66×106/s=528MB/s*總線(xiàn)的一次信息傳送過(guò)程大致分哪幾個(gè)階段？假設(shè)采用同步定時(shí)協(xié)議，請(qǐng)畫(huà)出讀數(shù)據(jù)的同步時(shí)序圖?？偩€(xiàn)的一次信息傳送過(guò)程，大致可分為：請(qǐng)求總線(xiàn)，總線(xiàn)仲裁，尋址，信息傳送，狀態(tài)返回。20. 70*8 = 560MHz/s*總線(xiàn)仲裁：按照總線(xiàn)仲裁電路的位置不同，仲裁方式分為集中式和分布式兩種。集中式仲裁有三種：鏈?zhǔn)讲樵?xún)方式：離中央仲裁器最近的設(shè)備具有最高優(yōu)先權(quán)，離總線(xiàn)控制器越遠(yuǎn)，優(yōu)先權(quán)越低。優(yōu)點(diǎn)：只用很少幾根線(xiàn)就能按一定優(yōu)先次序?qū)崿F(xiàn)總線(xiàn)控制，并且這種鏈?zhǔn)浇Y(jié)構(gòu)很容易擴(kuò)大設(shè)備。缺點(diǎn)：是對(duì)詢(xún)問(wèn)鏈的電路故障很敏感，優(yōu)先級(jí)固定。計(jì)數(shù)器定時(shí)查詢(xún)方式：總線(xiàn)上的任一設(shè)備要求使用總線(xiàn)時(shí)，通過(guò)BR線(xiàn)發(fā)出總線(xiàn)請(qǐng)求。中央仲裁器接到請(qǐng)求信號(hào)以后，在BS線(xiàn)為“0的情況下讓計(jì)數(shù)器開(kāi)場(chǎng)計(jì)數(shù)，計(jì)數(shù)值通過(guò)一組地址線(xiàn)發(fā)向各設(shè)備。每個(gè)設(shè)備接口都有一個(gè)設(shè)備地址判別電路，當(dāng)?shù)刂肪€(xiàn)上的計(jì)數(shù)值與請(qǐng)求總線(xiàn)的設(shè)備地址相一致時(shí)，該設(shè)備置“1BS線(xiàn)，獲得了總線(xiàn)使用權(quán)，此時(shí)中止計(jì)數(shù)查詢(xún)。每次計(jì)數(shù)可以從“0開(kāi)場(chǎng)，也可以從中止點(diǎn)開(kāi)發(fā)始。如果從“0開(kāi)場(chǎng)，各設(shè)備的優(yōu)先次序與鏈?zhǔn)讲樵?xún)法一樣，優(yōu)先級(jí)的順序是固定的。如果從中止點(diǎn)開(kāi)場(chǎng)，那么每個(gè)設(shè)備使用總線(xiàn)的優(yōu)級(jí)相等。可方便的改變優(yōu)先級(jí)。獨(dú)立請(qǐng)求方式：每一個(gè)共享總線(xiàn)的設(shè)備均有一對(duì)總線(xiàn)請(qǐng)求線(xiàn)BRi和總線(xiàn)授權(quán)線(xiàn)BGi。當(dāng)設(shè)備要求使用總線(xiàn)時(shí)，便發(fā)出該設(shè)備的請(qǐng)求信號(hào)?？偩€(xiàn)仲裁器中有一個(gè)排隊(duì)電路，它根據(jù)一定的優(yōu)先次序決定首先響應(yīng)哪個(gè)設(shè)備的請(qǐng)求，給設(shè)備以授權(quán)信號(hào)BGi。獨(dú)立請(qǐng)求方式的優(yōu)點(diǎn)是響應(yīng)時(shí)間快，即確定優(yōu)先響應(yīng)的設(shè)備所花費(fèi)的時(shí)間少，用不著一個(gè)設(shè)備接一個(gè)設(shè)備地查詢(xún)。其次，對(duì)優(yōu)先次序的控制相當(dāng)靈活。它可以預(yù)先固定，例如BR0優(yōu)先級(jí)最高，BR1次之BRn最低；也可以通過(guò)程序來(lái)改變優(yōu)先次序；還可以用屏蔽禁止某個(gè)請(qǐng)求的方法，不響應(yīng)來(lái)自無(wú)效設(shè)備的請(qǐng)求。因此當(dāng)代總線(xiàn)標(biāo)準(zhǔn)普遍采用獨(dú)立請(qǐng)求方式。優(yōu)點(diǎn)是響應(yīng)時(shí)間快，即確定優(yōu)先響應(yīng)的設(shè)備所花費(fèi)的時(shí)間少。對(duì)優(yōu)先次序的控制也是相當(dāng)靈活的。分布式仲裁：不需要中央仲裁器，而是多個(gè)仲裁器競(jìng)爭(zhēng)使用總線(xiàn)。當(dāng)它們有總線(xiàn)請(qǐng)求時(shí)，把它們唯一的仲裁號(hào)發(fā)送到共享的仲裁總線(xiàn)上，每個(gè)仲裁器將仲裁總線(xiàn)上得到的號(hào)與自己的號(hào)進(jìn)展比擬。如果仲裁總線(xiàn)上的號(hào)大，那么它的總線(xiàn)請(qǐng)求不予響應(yīng)，并撤消它的仲裁號(hào)。最后，獲勝者的仲裁號(hào)保存在仲裁總線(xiàn)上。顯然，分布式仲裁是以?xún)?yōu)先級(jí)仲裁策略為根底。*總線(xiàn)仲裁某CPU采用集中式仲裁方式，使用獨(dú)立請(qǐng)求與菊花鏈查詢(xún)相結(jié)合的二維總線(xiàn)控制結(jié)構(gòu)。每一對(duì)請(qǐng)求線(xiàn)BRi和授權(quán)線(xiàn)BGi組成一對(duì)菊花鏈查詢(xún)電路。每一根請(qǐng)求線(xiàn)可以被假設(shè)干個(gè)傳輸速率接近的設(shè)備共享。當(dāng)這些設(shè)備要求傳送時(shí)通過(guò)BRi線(xiàn)向仲裁器發(fā)出請(qǐng)求，對(duì)應(yīng)的BGi線(xiàn)那么串行查詢(xún)每個(gè)設(shè)備，從而確定哪個(gè)設(shè)備享有總線(xiàn)控制權(quán)。請(qǐng)分析說(shuō)明圖6.14所示的總線(xiàn)仲裁時(shí)序圖。解：從時(shí)序圖看出，該總線(xiàn)采用異步定時(shí)協(xié)議。當(dāng)某個(gè)設(shè)備請(qǐng)求使用總線(xiàn)時(shí)，在該設(shè)備所屬的請(qǐng)求線(xiàn)上發(fā)出申請(qǐng)信號(hào)BRi1。CPU按優(yōu)先原那么同意后給出授權(quán)信號(hào)BGi作為答復(fù)2。BGi鏈?zhǔn)讲樵?xún)各設(shè)備，并上升從設(shè)備答復(fù)SACK信號(hào)證實(shí)已收到BGi信號(hào)3。CPU接到SACK信號(hào)后下降BG作為答復(fù)4。在總線(xiàn)“忙標(biāo)志BBSY為“0情況該設(shè)備上升BBSY，表示該設(shè)備獲得了總線(xiàn)控制權(quán)，成為控制總線(xiàn)的主設(shè)備5。在設(shè)備用完總線(xiàn)后，下降BBSY和SACK6釋放總線(xiàn)。在上述選擇主設(shè)備過(guò)程中，可能現(xiàn)行的主從設(shè)備正在進(jìn)展傳送。此時(shí)需等待現(xiàn)行傳送完畢，即現(xiàn)行主設(shè)備下降BBSY信號(hào)后7，新的主設(shè)備才能上升BBSY，獲得總線(xiàn)控制權(quán)。*分布式仲裁示意圖1所有參與本次競(jìng)爭(zhēng)的各主設(shè)備將設(shè)備競(jìng)爭(zhēng)號(hào)CN取反后打到仲裁總線(xiàn)AB上，以實(shí)現(xiàn)“線(xiàn)或邏輯。AB線(xiàn)低電平時(shí)表示至少有一個(gè)主設(shè)備的CNi為1，AB線(xiàn)高電平時(shí)表示所有主設(shè)備的CNi為0。2競(jìng)爭(zhēng)時(shí)CN與AB逐位比擬，從最高位b7至最低位b0以一維菊花鏈方式進(jìn)展，只有上一位競(jìng)爭(zhēng)得勝者Wi+1位為1。當(dāng)CNi=1，或CNi=0且ABi為高電平時(shí)，才使Wi位為1。假設(shè)Wi=0時(shí)，將一直向下傳遞，使其競(jìng)爭(zhēng)號(hào)后面的低位不能送上AB線(xiàn)。3競(jìng)爭(zhēng)不到的設(shè)備自動(dòng)撤除其競(jìng)爭(zhēng)號(hào)。在競(jìng)爭(zhēng)期間，由于W位輸入的作用，各設(shè)備在其部的CN線(xiàn)上保存其競(jìng)爭(zhēng)號(hào)并不破壞AB線(xiàn)上的信息。4由于參加競(jìng)爭(zhēng)的各設(shè)備速度不一致，這個(gè)比擬過(guò)程反復(fù)自動(dòng)進(jìn)展，才有最后穩(wěn)定的結(jié)果。競(jìng)爭(zhēng)期的時(shí)間要足夠，保證最慢的設(shè)備也能參與競(jìng)爭(zhēng)。*總線(xiàn)周期類(lèi)型PCI總線(xiàn)周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對(duì)等訪(fǎng)問(wèn)，也支持某些主設(shè)備的播送讀寫(xiě)。存儲(chǔ)器讀/寫(xiě)總線(xiàn)周期存儲(chǔ)器寫(xiě)和使無(wú)效周期特殊周期配置讀/寫(xiě)周期*PCI總線(xiàn)周期的操作過(guò)程有如下特點(diǎn)：1采用同步時(shí)序協(xié)議。總線(xiàn)時(shí)鐘周期以上跳沿開(kāi)場(chǎng)，半個(gè)周期高電平，半個(gè)周期低電平?？偩€(xiàn)上所有事件，即信號(hào)電平轉(zhuǎn)換出現(xiàn)在時(shí)鐘信號(hào)的下跳沿時(shí)刻，而對(duì)信號(hào)的采樣出現(xiàn)在時(shí)鐘信號(hào)的上跳沿時(shí)刻。2總線(xiàn)周期由被授權(quán)的主方啟動(dòng)，以幀F(xiàn)RAME#信號(hào)變?yōu)橛行?lái)指示一個(gè)總線(xiàn)周期的開(kāi)場(chǎng)。3一個(gè)總線(xiàn)周期由一個(gè)地址期和一個(gè)或多個(gè)數(shù)據(jù)期組成。在地址期除給出目標(biāo)地址外，還在C/BE#線(xiàn)上給出總線(xiàn)命令以指明總線(xiàn)周期類(lèi)型。4地址期為一個(gè)總線(xiàn)時(shí)鐘周期，一個(gè)數(shù)據(jù)期在沒(méi)有等待狀態(tài)下也是一個(gè)時(shí)鐘周期。一次數(shù)據(jù)傳送是在掛鉤信號(hào)IRDY#和TRDY#都有效情況下完成，任一信號(hào)無(wú)效在時(shí)鐘上跳沿被對(duì)方采樣到，都將參加等待狀態(tài)。5總線(xiàn)周期長(zhǎng)度由主方確定。在總線(xiàn)周期期間FRAME#持續(xù)有效，但在最后一個(gè)數(shù)據(jù)期開(kāi)場(chǎng)前撤除。即以FRAME#無(wú)效后，IRDY#也變?yōu)闊o(wú)效的時(shí)刻說(shuō)明一個(gè)總線(xiàn)周期完畢。由此可見(jiàn)，PCI的數(shù)據(jù)傳送以猝發(fā)式傳送為根本機(jī)制，單一數(shù)據(jù)傳送反而成為猝發(fā)式傳送的一個(gè)特例。并且PCI具有無(wú)限制的猝發(fā)能力，猝發(fā)長(zhǎng)度由主方確定，沒(méi)有對(duì)猝發(fā)長(zhǎng)度加以固定限制。6主方啟動(dòng)一個(gè)總線(xiàn)周期時(shí)要求目標(biāo)方確認(rèn)。即在FRAME#變?yōu)橛行Ш湍繕?biāo)地址送上AD線(xiàn)后，目標(biāo)方在延遲一個(gè)時(shí)鐘周期后必須以DEVSEL#信號(hào)有效予以響應(yīng)。否那么，主設(shè)備中止總線(xiàn)周期。7主方完畢一個(gè)總線(xiàn)周期時(shí)不要求目標(biāo)方確認(rèn)。目標(biāo)方采樣到FRAME#信號(hào)已變?yōu)闊o(wú)效時(shí)，即知道下一數(shù)據(jù)傳送是最后一個(gè)數(shù)據(jù)期。目標(biāo)方傳輸速度跟不上主方速度，可用TRDY#無(wú)效通知主方參加等待狀態(tài)時(shí)鐘周期。當(dāng)目標(biāo)方出現(xiàn)故障不能進(jìn)展傳輸時(shí)，以STOP#信號(hào)有效通知主方中止總線(xiàn)周期。二、實(shí)驗(yàn)一、二、三屬于考試容，考實(shí)驗(yàn)原理，電路圖及接線(xiàn)，實(shí)驗(yàn)過(guò)程，實(shí)驗(yàn)結(jié)果：1，實(shí)驗(yàn)一 運(yùn)算器部件ALU實(shí)驗(yàn)：2，實(shí)驗(yàn)二 存儲(chǔ)器部件實(shí)驗(yàn)1：3，實(shí)驗(yàn)三 輸入輸出系統(tǒng)實(shí)驗(yàn)數(shù)據(jù)輸入輸出實(shí)驗(yàn)：三、第1-6章課后簡(jiǎn)單的、中等難度的習(xí)題屬于考試容。四、教材中1-6章講過(guò)的的所有概念、例題屬于考試容。五、考試題型見(jiàn)試題庫(kù)1-5套試卷，13計(jì)81、82試卷。六、交到教師處的作業(yè)和實(shí)驗(yàn)必須在考試前：1，考試前交送已經(jīng)布置的5次作業(yè),2，考試前交送實(shí)驗(yàn)一，實(shí)驗(yàn)二，實(shí)驗(yàn)三的實(shí)驗(yàn)報(bào)告。20 / 20