計算機組成原理試題.doc

本科生期末試卷（五）一、選擇題（每小題2分，共30分） 1 某機字長64位，1位符號位，63位表示尾數(shù)，若用定點整數(shù)表示，則最大正整數(shù)位（ ）。 A +(263-1) B +(264-1) C -(263-1) D -(264-1) 2 請從下面浮點運算器中的描述中選出兩個描述正確的句子（ ）。 A 浮點運算器可用兩個松散連接的定點運算部件一階碼和尾數(shù)部件來實現(xiàn)。 B 階碼部件可實現(xiàn)加，減，乘，除四種運算。 C 階碼部件只進行階碼相加，相減和比較操作。 D 尾數(shù)部件只進行乘法和除法運算。 3 存儲單元是指（ ）。 A 存放1個二進制信息位的存儲元 B 存放1個機器字的所有存儲元集合 C 存放1個字節(jié)的所有存儲元集合 D 存放2個字節(jié)的所有存儲元集合 4 某機字長32位，存儲容量1MB，若按字編址，它的尋址范圍是（ ）。 A 01M B 0512KB C 056K D 0256KB 5 用于對某個寄存器中操作數(shù)的尋址方式為（ ）。 A 直接 B 間接 C 寄存器直接 D 寄存器間接 6 程序控制類的指令功能是（ ）。A 進行算術(shù)運算和邏輯運算B 進行主存與CPU之間的數(shù)據(jù)傳送C 進行CPU和I/O設備之間的數(shù)據(jù)傳送 D 改變程序執(zhí)行的順序 7 指令周期是指（ ）。A CPU從主存取出一條指令的時間B CPU執(zhí)行一條指令的時間C CPU從主存取出一條指令加上執(zhí)行一條指令的時間 D 時鐘周期時間 8 描述當代流行總線結(jié)構(gòu)中基本概念不正確的句子是（ ）。A 當代流行的總線不是標準總線B 當代總線結(jié)構(gòu)中，CPU和它私有的cache一起作為一個模塊與總線相連 C 系統(tǒng)中允許有一個這樣的CPU模塊 9 CRT的顏色為256色，則刷新存儲器每個單元的字長是（ ）。 A 256位 B 16位 C 8位 D 7位 10 發(fā)生中斷請求的條件是（ ）。A 一條指令執(zhí)行結(jié)束B 一次I/O操作結(jié)束C 機器內(nèi)部發(fā)生故障 D 一次DMA操作結(jié)束 11 中斷向量地址是（ ）。A 子程序入口地址B 中斷服務程序入口地址C 中斷服務程序入口地址指示器 D 例行程序入口地址 12 IEEE1394所以能實現(xiàn)數(shù)據(jù)傳送的實時性，是因為（ ）。A 除異步傳送外，還提供同步傳送方式 B 提高了時鐘頻率C 除優(yōu)先權(quán)仲裁外，還提供均等仲裁,緊急仲裁兩種總線仲裁方式 D 能夠進行熱插拔 13 直接映射cache的主要優(yōu)點是實現(xiàn)簡單。這種方式的主要缺點是（ ）。A 它比其他cache映射方式價格更貴 B 如果使用中的2個或多個塊映射到cache同一行，命中率則下降C 它的存取時間大于其它cache映射方式 D cache中的塊數(shù)隨著主存容量增大而線性增加 14 虛擬存儲器中段頁式存儲管理方案的特性為（ ）。A 空間浪費大，存儲共享不易，存儲保護容易，不能動態(tài)連接 B 空間浪費小，存儲共享容易，存儲保護不易，不能動態(tài)連接C 空間浪費大，存儲共享不易，存儲保護容易，能動態(tài)連接 D 空間浪費小，存儲共享容易，存儲保護容易，能動態(tài)連接 15 安騰處理機的指令格式中，操作數(shù)尋址采用（ ）。 A R-R-S型 B R-R-R型 C R-S-S型 D S-S-S型二、簡答題（每小題8分，共16分） 1 畫圖說明現(xiàn)代計算機系統(tǒng)的層次結(jié)構(gòu)。 2 CPU中有哪幾類主要寄存器？用一句話回答其功能。三、計算題（12分） CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為80次，已知cache存儲周期為40ns，主存存儲周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問時間。四、設計題（14分） 某機器單字長指令為32位，共有40條指令，通用寄存器有128個，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請設計指令格式，并做必要說明。五、證明題（12分）一條機器指令的指令周期包括取指（IF）、譯碼（ID）、執(zhí)行（EX）、寫回（WB）四個過程段，每個過程段1個時鐘周期T完成。先段定機器指令采用以下三種方式執(zhí)行：非流水線（順序）方式，標量流水線方式，超標量流水線方式。請畫出三種方式的時空圖，證明流水計算機比非流水計算機具有更高的吞吐率。六、設計題（16分）CPU的數(shù)據(jù)通路如圖1所示。運算器中R0R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，PC為程序計數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。機器指令“STO R1,(R2)”實現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存單元中。請畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號。（一個CPU周期含T1T4四個時鐘信號，寄存器打入信號必須注明時鐘序號）