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1、課程設計報告課程名稱電子設計自動化題 目十六位乘法器院系班級 信息學院09電子信息工程1班姓 名 崔欽婉學 號指導老師凌朝東2011年7月6日題目名稱：十六位硬件乘法器電路摘要：設計一個 16 位硬件乘法器電路.要求 2 位十進制乘法， 能用 LED 數(shù)碼管同時顯示乘數(shù),被乘數(shù)和積的值.本設計利用 Quartus II 軟件為設計平臺,通過移位相加的乘法原理：即從 被乘數(shù)的最低位開始，若為 1，則乘數(shù)左移后與上一次的和 相加；若為 0，左移后以全零相加，直至被乘數(shù)的最高位。 經(jīng)軟件仿真和硬件測試驗證后,以達到實驗要求。摘要21. 系統(tǒng)設計31.1 設計要求.31.2 系統(tǒng)設計方案32. 單元電
2、路設計.53. 軟件設計.84. 系統(tǒng)測試.9結論.9參考文獻9附錄.101. 系統(tǒng)設計1.1 設計要求題目要求設計一個 16 位硬件乘法器電路.要求 2 位十進制乘法;能用 LED 數(shù) 碼管同時顯示乘數(shù),被乘數(shù)和積的信息.設置一個乘法使能端,控制乘法器的計 算和輸出.1.2 系統(tǒng)設計方案此設計問題可分為乘數(shù)和被乘數(shù)輸入控制模塊,乘法模塊和輸出乘積顯示 模塊基本分.乘數(shù)和被乘數(shù)的輸入模塊使輸入的十進制數(shù)轉化為二進制數(shù)輸入乘法模 塊,乘法模塊利用移位相加的方法將輸入的兩組二進制數(shù)進行相乘,并將 16 位 乘積輸出到乘積輸出顯示模塊.顯示模塊將輸入的二進制數(shù)按千,百,十,個位分 別轉化為十進制數(shù)輸
3、出.乘數(shù)和被乘數(shù)的輸入可用數(shù)據(jù)開關K1K10分別代表數(shù)字12.,9,0,用編碼 器對數(shù)據(jù)開關 K1K10 的電平信號進行編碼后輸入乘法器進行計算.但此方案 所用硬件資源較多,輸入繁瑣,故不采取.方案二是利用硬件箱自帶16進制碼發(fā)生器,由對應的鍵控制輸出4位2進制構成的1位16進制碼，數(shù)的范圍是00001111,即OHFH.每按鍵一次,輸出遞增 1,輸出進入目標芯片的 4 位 2 進制數(shù)將顯示在該鍵對應的數(shù)碼管.乘數(shù)和被乘數(shù)的輸入模塊將16進制碼的AF碼設計成輸出為null使得減 少了無用碼的輸入.兩數(shù)相乘的方法很多,可以用移位相加的方法,也可以將乘法器看成計數(shù)器, 乘積的初始值為零,每一個時鐘
4、周期將乘數(shù)的值加到積上,同時乘數(shù)減一,這樣反復執(zhí)行,直到乘數(shù)為零本設計利用移位相加的方法使得程序大大簡化.系統(tǒng)總體電路組成原理圖如下圖所示:嚴a 丁 口 1Fwi二 1-PIK 區(qū)I 1WEZDr i i w % % Fih/i：Flh P1h_4iFfiT-i哪田i -v -i - i-1- . rr v*rf r n i -e i - s- s- *. r rvI.八冋兩 JJ- ., Fih o :： O；：F1K 3D Pik掘PiiTTRh倉:x嘰芳3“節(jié)JLCJ 3同 . 口 h 345- =1. ?:RM S:嗓. IW海亍+no2.單元電路設計(1)乘數(shù)和被乘數(shù)的輸入模塊:可分
5、為兩部分:十位輸入和個位輸入;十位輸入 的4位16進制碼轉換為8位2進制碼后輸入乘數(shù)和被乘數(shù)組成模塊利用& 與個位輸入的4位16進制數(shù)組合而成.模塊圖如下圖所示:此功能模塊的仿真圖如下圖所示：I I 叫 JI T UI.J- i-f !7 U 71 I.eam:)( ；:T)C014?)(90)/11: 8 )(0的廠 2X J4 ! 1 - - u u u u u u1 2 t t d _LUu 1 _u u a:io b b o 0 E 0 0結果顯示：當乘數(shù)十位(al)輸入4,個位(aO)輸入7時，outl能輸出4； 當被乘數(shù)十位(bl)輸入8,個位(bO)輸入5時，out2能輸出85。
6、( 2)兩數(shù)相乘模塊由一個程序組成,其乘法原理是:乘法通過逐項移位相加原理 來實現(xiàn),從被乘數(shù)的最低位開始,若為 1,則乘數(shù)左移后與上一次的和相加;若為零 0,左移后以全零相加，直至被乘數(shù)的最高位. VHDL 程序為：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cf isport ( clk : in std_logic;a : in std_logic_vector(7 downto 0);b : in std_logic_vector(7 downto 0);outy : ou
7、t std_logic_vector(15 downto 0);end cf;architecture art of cf issignal qa : std_logic_vector(7 downto 0);signal qb : std_logic_vector(7 downto 0); beginprocess(qa,qb,clk,a,b)variable q0 : std_logic_vector(15 downto 0);variable q1 : std_logic_vector(15 downto 0);variable q2 : std_logic_vector(15 down
8、to 0);variable q3 : std_logic_vector(15 downto 0);variable q4 : std_logic_vector(15 downto 0);variable y : std_logic_vector(15 downto 0); beginqa=a;qb=b;q0:=0000000000000000; q1:=00000000&a;if clk=1 thenif qb(0)=1 then y:=q1;else y:=q0;end if;if qb(1)=1 then y:=y+(a&0);else y:=y+q0;end if;if qb(2)=1
9、 then y:=y+(a&00);else y:=y+q0;end if;if qb(3)=1 then y:=y+(a&000);else y:=y+q0;end if;if qb(4)=1 then y:=y+(a&0000);else y:=y+q0;end if;if qb(5)=1 then y:=y+(a&00000);else y:=y+q0;end if;if qb(6)=1 then y:=y+(a&000000);else y:=y+q0;end if;if qb(7)=1 then y:=y+(a&0000000);else y:=y+q0;end if;end if;
10、outynh|； 1 5. -O|4uh| 3：. . O|5.O1or匕r 5. Ojc-uk| 3-. O此功能模塊的功能仿真圖如下圖所示:Simulation Waveforms：Si rTiixL ati otl mod亡： Fijtlc+i on-xL18.55 nsPointer:333 psInterval:16.22 nsStmt:Master T ime Bdr:p pe 20.1l ns 40. Q rts 60.1l he 80. Q ns 100. IJ ns 120.(0 ns 140. IJ ns IE 18.55 nsJS5348534結果顯示:當模塊輸入的16位
11、二進制數(shù)為8534時，輸出也為8534.3.軟件設計本設計是基于quartusll電路設計軟件為平臺，借用PC機和GW48EDA/SOPC實 驗箱為設計工具，運用VHDL硬件描述語言在Cyclone II系列的EP2C5T144C6芯片 為設計對象實現(xiàn)的.Quartus II是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL (Altera Hardware Description Language)等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。VHDL是非常告訴集成電路硬件描述語言，是可以描
12、述硬件電路的功能,信號連接關系及定時關系的語言,它能比電路原理圖更有效地表示硬件電路的特性使用VHDL語言,可以就系統(tǒng)的總體要求出發(fā)，自上至下地設計內(nèi)容細化，最后完成系統(tǒng) 硬件的整體設計.VHDL程序結構包括:實體，結構體，配置，包集合及庫主要特點是a 功能強大，靈活性高;器件無關性;可移植性好;自頂向下的設計方法等.利用quartusll軟件設計的流程圖3如圖所示應丿羽fFGA/ePLU的:ED掩幵發(fā)沛稈:FPGA/CPLD1、isp?Tl t. T-戟之、JTAC方式下憶3. 針對SKAAlig構的酩僵4、OTFHfbiaffi宗玨 國/VHDL文本粢渦綜合適SE譏箱構蹤臺器時序與功能4.
13、系統(tǒng)測試(1)經(jīng)quartus軟件綜合,結果如圖所示FIdt StatuxQuattuc II Vatsi anKftv: si on Hcjti a7op-level Entit/ NameI -jjTi 3 lyIleirn ceTiming MadeJ.eMet +inmg rtquirenentsTotal loL i? elementsTo t-L aontinati anoJ fuTia t i cueL-i 1 i匚at 1 Iqci匚 registersTot il r 0gL Et bT ETot.41 pmsTotal virtual pinsTotil GGfri?ry
14、liitsEmbedded multiplierelarriaitsTotil PLLeSuccessful - Tue Jtul 20 2:29:51 20117. Z Build 15L 09/2a/2DtT SJ Full Varel on nut ipJ.v_16mutiply_16匸yalon.4 IIEP2C5T144C0Final畑77 / GO0 C 17 % 577Z / 4,60S ( 17 % )0 / 4, 609 ( 0 % )33 / 89 37 * a f 119, SOS ( 0 ?i Ja / 26 ( o % )0/2 ( o %)(2)經(jīng)quartus軟件
15、功能仿真，仿真結果如圖所示:A*AM-asicr Time Bar4C0 0 nsPointei：5 8 nsIrtmal：-39+ 2 nsStaihE-dtfirni g400 i：j P3 10 l；l 11320.1 H5 30. p 11340 l；l IL3 50. p D3 GO. p 11370 Ij 11300. p ns90 l；l 113100.(0 03 HO.p 113 ISO” 卩 DIS葉ielk m Ekl El血 F R Ll El用吐U iU IIT 1IT 1H IE1_ 1- 1_ 1- - 1_ - 1_ 屯ftT丿J y:戈-廠:f J YLy i
16、TL*1-97mH ：廠mJ：主 w: -7TiX_XiFii廠L929(3)硬件驗證:目標芯片型號：EP2C5T144C8電路模式：N0.1(4)硬件引腳鎖定方案：Node NameDirectionLocationI/O BankVref GroupI】a031InputPIN_281B1 N12a02InputPIN 271B 1 N 13aOElInputPIN 261B 1 N 14a00InputPIN 251B 1 N 15曰1國InputPIN 404B4 N16alBInputPIN 321B1 N17alEUInputPIN 311B 1 N 18al0InputPIN 3
17、01B 1 N 19bOE31InputIOBAJMK 4410toKInputIOBANK 3311bOLlInputPIN 1442B2 N112bOEOInputPIN 1432B2 N113blESInputPIN 241B1 N11斗bl2InputPIN 91B 1 NO15bllInputPIN 81E 1 NO16blEOInputPIN 71B 1 NO17dkInputPIN 1033B3 NO18jout15OutputPIN 733B3 N119jQUt14OutputPIN 724B4 NO20jout13|OutputPIN 71斗B4 NO21jout12|Out
18、putPIN 70斗B4 NO22outllOutputPIN 694B4 NO23out10OutputPIN 67斗B4 NO24jout9fOutputPIN 534B4 N125joutSOutputPIN 524B4 N126jQUt|7OutputPIN 514B4 N127jOutputPIN 484B4 N：128jout5OutputPIN 474B4 N：129jout4OutputPIN 454B4 N：130jout3OutputPIN M4B4 N：131jout2OutputPIN 434B4 N132jQUtlJOutputPIN 424B4 N133jout0OutputPIN 414B4 N：134結論:經(jīng)過 VHDL 程序的設計到軟件仿真,再到硬件測試成功,功能的實現(xiàn),表明 這次 EDA 課程設計非常成功,設計要求全部達成,達到了預期效果.參考文獻:第五版，清華大學出版社附錄儀器設備清單:PC 機GW48EDA/SOPC 實驗箱
十六位硬件乘法器 設計報告
