計(jì)算機(jī)組成原理第六章(白中英版

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1、會計(jì)學(xué)1計(jì)算機(jī)組成原理第六章計(jì)算機(jī)組成原理第六章(白中英版白中英版目錄第1頁/共51頁第2頁/共51頁6.1 6.1 總線的概念和結(jié)構(gòu)形態(tài)總線的概念和結(jié)構(gòu)形態(tài)6.2 6.2 總線接口總線接口6.3 6.3 總線的仲裁、定時(shí)和數(shù)據(jù)傳送模式總線的仲裁、定時(shí)和數(shù)據(jù)傳送模式 6 6.4.4 PCIPCI總線總線6.5 ISA6.5 ISA總線和總線和Futurebus+Futurebus+總線總線第3頁/共51頁I/O總線總線：中低速：中低速I/O設(shè)備間互相設(shè)備間互相連接的總線連接的總線第4頁/共51頁演示演示第5頁/共51頁序關(guān)系序關(guān)系為了方便各個(gè)功能部件的連接，為了方便各個(gè)功能部件的連接，廣泛應(yīng)用

2、的總線都實(shí)現(xiàn)了標(biāo)準(zhǔn)化廣泛應(yīng)用的總線都實(shí)現(xiàn)了標(biāo)準(zhǔn)化第6頁/共51頁舉例l5MHz5MHz的的80868086微處理器微處理器1616（4 40.20.21010-6-6）bpsbps202010106 6 bps bps2.5 2.5 MB/SMB/Sl66MHz66MHz的的PentiumPentium，基本非流水線總線周期，基本非流水線總線周期64642 2666610106 6 bps bps264 MB/S264 MB/Sl66MHz66MHz的的PentiumPentium，2-1-1-12-1-1-1猝發(fā)讀周期猝發(fā)讀周期32325 5666610106 6 B/S B/S422.4

3、MB/S422.4 MB/S第7頁/共51頁解：解：(1)設(shè)總線帶寬用設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示，表示，根據(jù)定義可得根據(jù)定義可得:Dr=D/T=D1/T=Df=4B331000000/s=132MB/s (2)64位位=8BDr=Df=8B661000000/s=528MB/s 此處：此處：1MB106 B第8頁/共51頁1.1.單總線結(jié)構(gòu)單總線結(jié)構(gòu)在單處理器的計(jì)算機(jī)中，使用一條單一的系統(tǒng)總線在單處理器的計(jì)算機(jī)中，使用一條單一的系統(tǒng)總線來連接來連接CPUCPU、主存和、主存和I/OI/

4、O設(shè)備，叫做單總線結(jié)構(gòu)。設(shè)備，叫做單總線結(jié)構(gòu)。要求連接到總線上的邏輯部件必須要求連接到總線上的邏輯部件必須高速高速運(yùn)行，以便運(yùn)行，以便在某些設(shè)備需要使用總線時(shí)能迅速獲得總線控制權(quán)；在某些設(shè)備需要使用總線時(shí)能迅速獲得總線控制權(quán)；當(dāng)不再使用總線時(shí)，能迅速放棄總線控制權(quán)。當(dāng)不再使用總線時(shí)，能迅速放棄總線控制權(quán)。CPU主存主存設(shè)備設(shè)備接口接口設(shè)備設(shè)備接口接口 單總線結(jié)構(gòu)單總線結(jié)構(gòu)系統(tǒng)總線第9頁/共51頁CPU主存設(shè)備適配器設(shè)備適配器雙總線結(jié)構(gòu)雙總線結(jié)構(gòu)存儲總線系統(tǒng)總線第10頁/共51頁CPU主存設(shè)備適配器設(shè)備適配器IOPI/O總線三總線結(jié)構(gòu)三總線結(jié)構(gòu)系統(tǒng)總線存儲總線第11頁/共51頁早期總線的內(nèi)部結(jié)構(gòu)

5、早期總線的內(nèi)部結(jié)構(gòu)-處理器芯片引腳的延伸處理器芯片引腳的延伸CPU存儲器存儲器模塊模塊輸入設(shè)備輸入設(shè)備接口接口輸出設(shè)備輸出設(shè)備接口接口數(shù)據(jù)線數(shù)據(jù)線地址線地址線控制線控制線第12頁/共51頁CPU-CACHE模塊模塊存儲器存儲器模塊模塊I/O接口接口總線總線控制器控制器數(shù)據(jù)傳送總線（數(shù)據(jù)線、地址線、控制線）數(shù)據(jù)傳送總線（數(shù)據(jù)線、地址線、控制線）仲裁總線（仲裁總線（BR、BG）中斷和同步總線中斷和同步總線公用線（時(shí)鐘信號、電源公用線（時(shí)鐘信號、電源/地線、地線、）當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)第13頁/共51頁第14頁/共51頁第15頁/共51頁演示演示演示演示第16頁/共51頁盤、

6、鼠標(biāo)器與主機(jī)間采用串行數(shù)據(jù)傳送第17頁/共51頁演示演示第18頁/共51頁起始位起始位每個(gè)字符開始傳送的標(biāo)志，每個(gè)字符開始傳送的標(biāo)志，起始位采用邏輯起始位采用邏輯0電平電平數(shù)據(jù)位數(shù)據(jù)位數(shù)據(jù)位緊跟著起始位傳送。數(shù)據(jù)位緊跟著起始位傳送。由由58個(gè)二進(jìn)制位組成，低位先傳送個(gè)二進(jìn)制位組成，低位先傳送校驗(yàn)位校驗(yàn)位用于校驗(yàn)是否傳送正確；可用于校驗(yàn)是否傳送正確；可選擇奇檢驗(yàn)、偶校驗(yàn)或不傳送校驗(yàn)位選擇奇檢驗(yàn)、偶校驗(yàn)或不傳送校驗(yàn)位停止位停止位表示該字符傳送結(jié)束。停止表示該字符傳送結(jié)束。停止位采用邏輯位采用邏輯1電平，可選擇電平，可選擇1、1.5或或2位位起始位起始位校驗(yàn)位校驗(yàn)位停止位停止位空閑位空閑位數(shù)據(jù)位數(shù)據(jù)

7、位低位低位高位高位字符字符0/10/1 0/10/10/10/10/10/11 10 01 11 11 1空閑位空閑位傳送字符之間的邏輯傳送字符之間的邏輯1電平電平，表示沒有進(jìn)行傳送，表示沒有進(jìn)行傳送第19頁/共51頁第20頁/共51頁【解解】：波特?cái)?shù)為：波特?cái)?shù)為：10位位120/秒秒=1200波特波特 每個(gè)數(shù)據(jù)位占用的時(shí)間每個(gè)數(shù)據(jù)位占用的時(shí)間Td是波特?cái)?shù)的倒數(shù)：是波特?cái)?shù)的倒數(shù)：Td=1/1200=0.8330.001s=0.833ms發(fā)送發(fā)送8位數(shù)據(jù)：位數(shù)據(jù)：59H01011001B，偶校驗(yàn)、兩個(gè)停止位，偶校驗(yàn)、兩個(gè)停止位第21頁/共51頁某一時(shí)刻，只能有一個(gè)主設(shè)備控制總線，某一時(shí)刻，只能有

8、一個(gè)主設(shè)備控制總線，其它設(shè)備此時(shí)可以作為從設(shè)備其它設(shè)備此時(shí)可以作為從設(shè)備某一時(shí)刻，只能有一個(gè)設(shè)備向總線發(fā)送數(shù)據(jù)，某一時(shí)刻，只能有一個(gè)設(shè)備向總線發(fā)送數(shù)據(jù)，但可以有多個(gè)設(shè)備從總線接收數(shù)據(jù)但可以有多個(gè)設(shè)備從總線接收數(shù)據(jù)第22頁/共51頁集中仲裁：鏈?zhǔn)讲樵兎绞郊兄俨茫烘準(zhǔn)讲樵兎绞娇偪偩€線控控制制部部件件I/O接口接口0BSBRI/O接口接口1I/O接口接口nBG數(shù)據(jù)線數(shù)據(jù)線地址線地址線BS -總線忙總線忙BR-總線請求總線請求BG-總線同意總線同意I/O接口接口1第23頁/共51頁 0BS -總線忙總線忙BR-總線請求總線請求總總線線控控制制部部件件數(shù)據(jù)線數(shù)據(jù)線地址線地址線I/O接口接口0BSBRI

9、/O接口接口1I/O接口接口n設(shè)備地址設(shè)備地址集中仲裁：計(jì)數(shù)器定時(shí)查詢方式集中仲裁：計(jì)數(shù)器定時(shí)查詢方式I/O接口接口1 計(jì)數(shù)器計(jì)數(shù)器設(shè)備地址設(shè)備地址 1第24頁/共51頁排隊(duì)器排隊(duì)器排隊(duì)器排隊(duì)器集中仲裁：獨(dú)立請求方式集中仲裁：獨(dú)立請求方式總總線線控控制制部部件件數(shù)據(jù)線數(shù)據(jù)線地址線地址線I/O接口接口0I/O接口接口1I/O接口接口nBR0BG0BR1BG1BRnBGnBG-總線同意總線同意BR-總線請求總線請求第25頁/共51頁中央中央處理器處理器設(shè)備接口設(shè)備接口0設(shè)備接口設(shè)備接口1設(shè)備接口設(shè)備接口N312第26頁/共51頁第27頁/共51頁第28頁/共51頁同步式數(shù)據(jù)輸入同步式數(shù)據(jù)輸入T1總

10、線傳輸周期總線傳輸周期T2T3T4 時(shí)鐘時(shí)鐘 地址地址 讀讀命令命令 數(shù)據(jù)數(shù)據(jù)第29頁/共51頁同步式數(shù)據(jù)輸出同步式數(shù)據(jù)輸出T1總線傳輸周期總線傳輸周期T2T3T4 時(shí)鐘時(shí)鐘 地址地址 寫寫命令命令 數(shù)據(jù)數(shù)據(jù)第30頁/共51頁第31頁/共51頁不互鎖不互鎖半互鎖半互鎖全互鎖全互鎖異步時(shí)序的互鎖關(guān)系異步時(shí)序的互鎖關(guān)系主設(shè)備主設(shè)備從設(shè)備從設(shè)備請請求求回回答答第32頁/共51頁時(shí)序圖時(shí)序圖第33頁/共51頁n一個(gè)主設(shè)備對多個(gè)從設(shè)備的寫入操作第34頁/共51頁時(shí)序圖時(shí)序圖第35頁/共51頁第36頁/共51頁第37頁/共51頁第38頁/共51頁示意圖示意圖第39頁/共51頁第40頁/共51頁示意圖示意圖第41頁/共51頁n361624n8MHz總線頻率，2個(gè)時(shí)鐘周期傳送16位數(shù)據(jù)第42頁/共51頁第43頁/共51頁第44頁/共51頁第45頁/共51頁第46頁/共51頁第47頁/共51頁仲裁和分布仲裁思想n掌握總線同步定時(shí)和異步定時(shí)（時(shí)序）的特點(diǎn)n了解各種總線數(shù)據(jù)傳送模式n了解PCI總線、ISA總線、SCSI總線和IEEE1394總線的特點(diǎn)第48頁/共51頁第49頁/共51頁第50頁/共51頁