畢業(yè)設(shè)計（論文） 基于VHDL語言的HDB3碼編解碼器設(shè)計

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1、目錄引言11 緒論11.1可編程邏輯器件概述11.1.1 可編程邏輯器件的發(fā)展歷程11.1.2 可編程邏輯器件的特點21.1.3 可編程邏輯器件的一般設(shè)計流程41.1.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法61.2 VHDL語言概述71.2.1 VHDL語言介紹71.2.2語言特性、功能與特點71.2.3 TOP-DOWN的設(shè)計思想簡介81.3 Quartus II的介紹91.3.1 Quartus II的產(chǎn)生與發(fā)展91.3.2 Quartus II功能概論101.3.3 Quartus II的應(yīng)用102 HDB3碼介紹212.1 數(shù)字基帶信號212.2 NRZ，AMI，HDB3碼之間的對應(yīng)關(guān)系212.3

2、 HDB3碼的編/譯碼規(guī)則223 用VHDL語言設(shè)計HDB3編碼器243.1 HDB3編碼器實現(xiàn)的基本原理243.2 HDB3編碼器的設(shè)計過程243.3 HDB3編碼器仿真波形304 用VHDL語言設(shè)計HDB3譯碼器314.1 HDB3解碼器實現(xiàn)的基本原理314.2 HDB3解碼器的設(shè)計過程324.3 HDB3解碼器仿真波形335總結(jié)355.1 系統(tǒng)設(shè)計思路小結(jié)355.2 畢設(shè)存在的問題及不足365.3 畢設(shè)后的感想36致謝37參考文獻38附錄：基于VHDL語言的HDB3碼編/解碼器設(shè)計程序39摘要現(xiàn)代通信在技術(shù)一般的數(shù)字通信系統(tǒng)中首先將消息變?yōu)閿?shù)字基帶信號，稱為信源編碼，經(jīng)過調(diào)制后進行傳輸，

3、在接收端先進行解調(diào)恢復(fù)為基帶信號，再進行解碼轉(zhuǎn)換為消息。在實際的基帶傳輸系統(tǒng)中，并不是所有電波均能在信道中傳輸，因此有基帶信號的選擇問題，因此對碼型的設(shè)計和選擇需要符合一定的原則。HDB3（High Density Binary3）碼是AMI碼的一種改進型。HDB3碼保持了AMI碼的優(yōu)點，克服了AMI碼在遇到連“0”長時難以提取定時信息的困難，因而獲得廣泛應(yīng)用。CCITT已建議把HDB3碼作為PCM終端設(shè)備一次群到三次群的接口碼型。我本次畢業(yè)設(shè)計的主要內(nèi)容就是基于VHDL語言的HDB3編/解碼器的設(shè)計，它所要達到的要求就是能從軟件方面來實現(xiàn)HDB3編/解碼器的基本功能，并能協(xié)調(diào)整個設(shè)計，使之達

4、到預(yù)想的要求。設(shè)計的核心部分是：在Quartus的軟件平臺上，用VHDL語言來完成HDB3編/解碼器的各個模塊的設(shè)計并將它們合為一個整體的系統(tǒng)。設(shè)計中所用到的知識主要是：對VHDL碼型基本原理和特性的認識、對Quartus 軟件的熟練操作、對VHDL（超高速集成電路硬件描述語言）的掌握和應(yīng)用，這些知識都是進行電子設(shè)計的基本知識和能力，只有基礎(chǔ)知識和能力扎實了，才能更好的進行更高層次的電子設(shè)計，所以這個設(shè)計也是對電子設(shè)計基本能力的很好的鍛練。關(guān)鍵字：現(xiàn)代通信 HDB3碼 模塊 VHDL Quartus 軟件 AbstractModern communication in general digi

5、tal communication system in first will change the information into number word signal of base band, is called as letter source coding , transmit after passing modulation, in take over end advanced trip demodulation recovery is the signal of base band, it is news to carry out decode conversion again.

6、 In the actual transmission system of base band,its not all electric waves can transmit in channel , therefore have the option of the signal of base band problem, therefore for option and the design of pattern of sling-load, need to accord with certain principle. HDB3 ( High Density Binary 3 ) code

7、is a kind of improvement of AMI code type. HDB3 code has maintained the advantage of AMI code, have surmounted AMI code in meet company the length of 0 is hard to draw the difficulty of timing information, thus get extensive application. CCITT had suggested that regard HDB3 code as PCM terminal equi

8、pment primary group to the interface pattern of sling-load of three crowd. So my major content of graduated design is designing based on the HDB3 volume / decoder of VHDL language , the requirement that it will reach is the basic skill that can realize HDB3 volume / decoder funcation in software can

9、, and can coordinate entire design , make sure it reach the requirement that anticipated. The key part of my design is: In Quartus software platform on, complete the design of every modular of HDB3 volume / decoder with VHDL language ( modular include: Encoder and decoder) and will them suit for a o

10、verall system. The knowledge that used in design is mainly: It is for the knowledge of the VHDL basic principle and property of pattern of sling-load , for Quartus the skilled operation of software , for VHDL ( exceed the hardware of integrated circuit description language ) grasp and apply , these

11、knowledges are the basic knowledge and ability that carries out electronic design , has only basic knowledge and has strong ability , talent is better to carry out the electronic design of higher level, so this design also is a very good exercise for electronic design basic ability. Keyword: Modern

12、communication HDB3 code modular VHDL Quartu 41引言 現(xiàn)代通信借助于電和光來傳輸信息，數(shù)字終端產(chǎn)生的數(shù)字信息是以“1”和“0”2種代碼（狀態(tài)）位代表的隨機序列，他可以用不同形式的電信號表示，從而構(gòu)造不同形式的數(shù)字信號。在一般的數(shù)字通信系統(tǒng)中首先將消息變?yōu)閿?shù)字基帶信號，稱為信源編碼，經(jīng)過調(diào)制后進行傳輸，在接收端先進行解調(diào)恢復(fù)為基帶信號，再進行解碼轉(zhuǎn)換為消息。在實際的基帶傳輸系統(tǒng)中，并不是所有電波均能在信道中傳輸，因此有基帶信號的選擇問題，因此對碼型的設(shè)計和選擇需要符合一定的原則。考慮到當(dāng)數(shù)字信號進行長距離傳輸時要求線路傳輸碼型的頻譜不含直流分量，并且只

13、有很少的低頻分量和高頻分量。其次，傳輸碼型中應(yīng)含有定時時鐘信息，以利于收端定時時鐘的提取，在基帶傳輸系統(tǒng)中，定時信息是在接收端再生原始信息所必需的。再次，實際傳輸系統(tǒng)常希望在不中斷通信的前提下，能監(jiān)視誤碼，如果傳輸碼型有一定的規(guī)律性，那么就可以根據(jù)這一規(guī)律性來檢測傳輸質(zhì)量，以便做到自動監(jiān)測，因此，傳輸碼型應(yīng)具有一定的誤碼檢測能力。當(dāng)然，對傳輸碼型的選擇還需要編碼和解碼設(shè)備盡量簡單等要求，但以上的幾點是最主要的考慮因素。以上要求導(dǎo)致了HDB3碼的出現(xiàn)并獲廣泛應(yīng)用。HDB3碼因具有無直流成分，低頻成分少和連0個數(shù)最多不超過三個等明顯的優(yōu)點，對定時信號的恢復(fù)十分有利， CCITT已建議把HDB3碼作

14、為PCM終端設(shè)備一次群到三次群的接口碼型。本設(shè)計就是用VHDL語言實現(xiàn)HDB3碼的編/解碼器功能。基于VHDL語言的HDB3碼編/解碼器設(shè)計1 緒論1.1可編程邏輯器件概述1.1.1 可編程邏輯器件的發(fā)展歷程從20世紀(jì)60年代開始，數(shù)字集成電路經(jīng)歷了小規(guī)模集成電路(SSI-SmallScale Interation，幾十到幾百門)，中規(guī)模集成電路(MSI-Medium ScaleIntegration，幾百到幾千門)，大規(guī)模集成電路(LSI-Large Scale Integration，幾千到幾萬門)，超大規(guī)模集成電路(VLSI-Very Large Scale Integration，幾百

15、萬門以上)等幾個發(fā)展階段。在此期間先后出現(xiàn)了各種不同類型的數(shù)字集成電路，從大的方面可以將它們分為三種類型。1.標(biāo)準(zhǔn)邏輯器件 即中小規(guī)模集成電路，如TTL工藝的54/74系列和CMOS工藝的CD4000系列的各種邏輯門，觸發(fā)器，譯碼器，多路轉(zhuǎn)換器，計數(shù)器和寄存器等邏輯器件就屬于這一類。 標(biāo)準(zhǔn)器件的生產(chǎn)批量大，成本低，價格便宜。由于其功能完全確定，版圖設(shè)計時可將精力投入到提高性能上，因此這種器件的工作速度一般都很快。它是傳統(tǒng)數(shù)字系統(tǒng)設(shè)計中使用的主要器件，但集成度不高,用它設(shè)計的系統(tǒng)器件多，功耗大，而且印刷電路版走線復(fù)雜，焊點多，致使系統(tǒng)的可靠性降低。應(yīng)為用戶無法修改這類器件的功能，使得修改設(shè)計時比

16、較麻煩，改動系統(tǒng)中的一個器件往往就需要重新設(shè)計印刷電路。 2.由軟件配置的集成電路器件 20世紀(jì)70年代以后陸續(xù)推出了由軟件配置的微處理器(CPU)和單片機等邏輯器件，它們較好的彌補了上述標(biāo)準(zhǔn)邏輯器件的缺陷。這類器件集成度高，邏輯功能可由軟件自由配置，因而由它們構(gòu)成的數(shù)字系統(tǒng)靈活性大大增強。但這類器件的工作速度比較底，不能直接用于速度要求特別嚴格的場合。另外，這類邏輯器件通常需要有若干標(biāo)準(zhǔn)邏輯器件搭成的外圍電路才可以工作，所以硬件規(guī)模也較大。3.專用集成電路ASIC(Application Specific Intergrated Circuits)ASIC的出現(xiàn)在一定程度上克服了上述兩種邏輯

17、器件的某些缺點。ASIC是為了滿足一種或幾種特定功能而設(shè)計并制造的集成電路芯片，他的密度一般都很高，一片ASIC芯片就能取代一塊有若干中小規(guī)模集成電路芯片搭成的印刷電路板，甚至一個完整的數(shù)字電路系統(tǒng)也能用一片ASIC芯片實現(xiàn)。因此，使用ASIC能大大減小系統(tǒng)的硬件規(guī)模，降低系統(tǒng)功耗，提高系統(tǒng)可靠性，保密性和工作速度。 ASIC按制造方法又可分為全定制(Full Custom)產(chǎn)品，半定制(Semi-custom)產(chǎn)品和可編程邏輯器件(PLD)。(1)全定制產(chǎn)品 全定制的ASIC芯片的各層掩膜都是按特定的電路功能專門制造的。設(shè)計人員從晶體管的版圖尺寸，位置和互連線開始設(shè)計，以求達到芯片面積利用率

18、高，速度快，功耗低的最優(yōu)性能。要經(jīng)過電路設(shè)計，邏輯模擬，版圖設(shè)計和集成電路的各道生產(chǎn)工序才能制造出符合要求的專用集成電路芯片。它的設(shè)計制作成本高，周期長，還帶有較大的風(fēng)險性，一旦設(shè)計失誤就會浪費大量自己與設(shè)計時間，因此全定制的專用集成電路只在特大批量生產(chǎn)的情況下才適用。 (2) 半定制產(chǎn)品 半定制產(chǎn)品是一種約束性設(shè)計方式。約束的主要目的是簡化設(shè)計，縮短設(shè)計周期和提高芯片成品率。半定制ASIC芯片上的單元電路是由器件生產(chǎn)廠家預(yù)先作好的，只剩下金屬連接層的掩摸有待按用戶的具體要求進行設(shè)計與制造。母片通用性較強，可以大批量生產(chǎn)，因而成本較低。設(shè)計半定制ASIC芯片時，用戶根據(jù)設(shè)計要求及所選母片的結(jié)構(gòu)

19、設(shè)計出連線版圖，在交器件生產(chǎn)廠家布金屬連接線。最常見的半定制ASIC有門陣列，門海和標(biāo)準(zhǔn)單元等。半定制ASIC與全定制ASIC相比，當(dāng)生產(chǎn)量不是很大時，它的設(shè)計和生產(chǎn)周期較短，成本低，風(fēng)險也小。 (3) 可編程邏輯器件 以上兩種ASIC的設(shè)計和制造都離不開器件生產(chǎn)廠家，用戶主動性較差。隨著微電子技術(shù)的發(fā)展，設(shè)計師們更愿意自己設(shè)計專用集成電路芯片，并盡可能縮短設(shè)計周期，最好是在實驗室里就可以設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，在使用中也能比較方便的對設(shè)計進行修改。可編程邏輯器件就是為了滿足這一需求應(yīng)運而生的。 PLD芯片上的電路和金屬引線都是事先由器件生產(chǎn)廠家作好的，但其邏輯功能

20、在出廠時并沒有確定，可由用戶根據(jù)需要借助于PLD開發(fā)工具通過對其“編程”的辦法來確定。因此設(shè)計師們不通過器件生產(chǎn)廠家就能自己設(shè)計出符合要求的各種ASIC芯片。PLD器件兼有邏輯器件速度快、微處理器靈活性好和定制與半定制ASIC集成度高的優(yōu)點，且大都可多次重復(fù)編程，為設(shè)計和開發(fā)帶來很大方便，是實現(xiàn)新型數(shù)字系統(tǒng)的理想器件。1.1.2 可編程邏輯器件的特點PLD的特點是在進行系統(tǒng)設(shè)計時體現(xiàn)出來的，使用PLD設(shè)計數(shù)字系統(tǒng)會帶來許多好處，歸結(jié)起來主要有以下幾點。（1） 集成度高PLD器件集成度高，一片PLD可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。用PLD器件實現(xiàn)數(shù)字系統(tǒng)時用的芯片數(shù)量減少

21、，占用印刷線路板面積小，整個系統(tǒng)的硬件規(guī)模明顯減小。例如，一個由2片“或”門74LS32、4片“與”門74LS08和4片D觸發(fā)器74LS74組成的電子游戲機控制電路，用1片GAL16V8即可代替。（2）可靠性好使用PLD器件減少了實現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊接點數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。（3）工作速度快PLD器件的工作速度快，使用PLD后實現(xiàn)系統(tǒng)所需要的電路級數(shù)又少，因而整個系統(tǒng)的工作速度會得到提高。（4）提高系統(tǒng)的靈活性在系統(tǒng)的研制階段，由于設(shè)計錯誤或任務(wù)的變更而修改設(shè)計的事情經(jīng)常發(fā)生，使用不可編程的器件時，修改設(shè)計就要更換或增減器件，這是一件相當(dāng)麻煩

22、的事，有時還不得不更換印刷線路板。使用PLD器件后情況就大為不同：由于PLD器件引腳比較靈活，又有可擦除可編程能力，因此對原設(shè)計進行修改時，只需要修改原設(shè)計文件再對PLD芯片重新編程即可，而不需要修改電路布局，更不需要重新加工印刷線路板，這就大大提高了系統(tǒng)的靈活性。（5）縮短設(shè)計周期PLD器件集成度高，使用時印刷線路板電路布局布線簡單；性能靈活，使用它修改設(shè)計方便；開發(fā)工具先進，自動化程度高。因此，使用PLD可大大縮短系統(tǒng)的設(shè)計周期，加快產(chǎn)品投放市場的速度，提高產(chǎn)品的競爭能力。（6）增加系統(tǒng)的保密性能很多PLD器件都具有加密功能，在系統(tǒng)中廣泛使用PLD期間可有效防止產(chǎn)品被他人非法仿制。（7）降

23、低成本使用PLD器件實現(xiàn)數(shù)字系統(tǒng)設(shè)計時，如果僅從器件本身的價格考慮，有時還看不出它的優(yōu)勢，但影響系統(tǒng)成本的因素是很多方面，綜合考慮，使用PLD的成本優(yōu)越性是很明顯的。首先，使用PLD器件修改設(shè)計方便，設(shè)計周期縮短，使系統(tǒng)的研制開發(fā)費用降低；其次，使用PLD器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費用降低；再次，使用PLD器件能使系統(tǒng)的可靠性提高，維修工作量減少，進而使系統(tǒng)的維修服務(wù)費用降低?？傊褂肞LD進行系統(tǒng)設(shè)計能節(jié)約成本。1.1.3 可編程邏輯器件的一般設(shè)計流程可編程邏輯器件的設(shè)計過程是利用EDA開發(fā)軟件和編程工具對器件進行開發(fā)的過程?？删幊踢壿嬈骷囊话阍O(shè)計流程如圖1

24、-1所示，包括設(shè)計準(zhǔn)備，設(shè)計輸入，功能仿真，設(shè)計處理，時序仿真和器件編程及測試等七個步驟。圖1-1 可編程邏輯器件的一般設(shè)計流程1設(shè)計準(zhǔn)備在系統(tǒng)設(shè)計之前，首先要進行的是方案論證，系統(tǒng)設(shè)計和器件選擇等準(zhǔn)備工作。設(shè)計人員需要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進行權(quán)衡，選擇合適的設(shè)計方案和合適的器件類型。一般采用自頂向下的設(shè)計方法。2設(shè)計輸入設(shè)計輸入是設(shè)計人員將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程。設(shè)計輸入通常有以下幾種形式： （1）原理圖輸入方式（2）HDL（硬件描述語言）輸入方式（3）波形輸入方式1）原理圖輸

25、入方式原理圖輸入方式是一種最直接的設(shè)計描述方式，要設(shè)計什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖。這種方式要求設(shè)計人員有豐富的電路知識及對PLD的結(jié)構(gòu)比較熟悉。其主要優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整；缺點是效率低，特別是產(chǎn)品有所改動，需要選用另外一個公司的PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。 2）HDL（硬件描述語言）輸入方式硬件描述語言是用文本方式描述設(shè)計，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程。真值表、狀態(tài)機等邏輯表達方式，主要用于簡單PLD的設(shè)計輸入。行為描述語

26、言是目前常用的高層硬件描述語言，主要有VHDL和 Verilog HDL兩個IEEE標(biāo)準(zhǔn)。其突出優(yōu)點有：語言與工藝的無關(guān)性，可以使設(shè)計人員在系統(tǒng)設(shè)計、邏輯驗證階段便確立方案的可行性；語言的公開可利用性，便于實現(xiàn)大規(guī)模系統(tǒng)的設(shè)計；具有很強的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計輸入庫之間的轉(zhuǎn)換非常方便，用不著對底層的電路和PLD結(jié)構(gòu)的熟悉。 3）波形輸入方式波形輸入方式主要是用來建立和編輯波形設(shè)計文件，以及輸入仿真向量和功能測試向量。3功能仿真功能仿真在編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證，此時的仿真沒有延時信息，僅對初步的功能進行檢測。仿真前，要先利用波形編輯器和硬件描述語言等

27、建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節(jié)點的信號變化。如果發(fā)現(xiàn)錯誤，則返回設(shè)計輸入中修改邏輯設(shè)計。4設(shè)計處理 設(shè)計處理是器件設(shè)計中的核心環(huán)節(jié)。在設(shè)計處理過程中，編譯軟件將對設(shè)計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。 （1）語法檢查和設(shè)計規(guī)則檢查（2）邏輯優(yōu)化和綜合（3）適配和分割（4）布局和布線5時序仿真 時序仿真又稱后仿真或延時仿真。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設(shè)計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能，以及

28、檢查和消除競爭冒險等是非常有必要的。實際上這也是與實際器件工作情況基本相同的仿真。6器件編程測試時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。對EPLDCPLD來說，是產(chǎn)生熔絲圖文件，即 JED文件。對于FPGA來說，是產(chǎn)生位流數(shù)據(jù)文件（Bitstream Generation），然后將編程數(shù)據(jù)放到對應(yīng)的具體可編程器件中去。 器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。普通的EPLDCPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作。基于SRAM的FPGA可以由EPROM或其它存儲體進行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載

29、電纜就可以了。器件在編程完畢后，可以用編譯時產(chǎn)生的文件對器件進行校驗、加密等工作。對于支持JTAG技術(shù)，具有邊界掃描測試BST（Bandary-Scan Testing）能力和在線編程能力的器件來說，測試起來就更加方便。1.1.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計一般是采用“自下而上”方法進行，即由器件搭成電路板，由電路板搭成數(shù)字系統(tǒng)。系統(tǒng)常用的“積木塊”是固定功能的標(biāo)準(zhǔn)集成電路，如 74/54系列（TTL）、4000/4500系列（CMOS）芯片和一些固定功能的大規(guī)模集成電路。設(shè)計者根據(jù)需要選擇合適的器件，由器件組成電路板，最后完成系統(tǒng)設(shè)計。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計只能對電路板進行設(shè)計，通

30、過設(shè)計電路板來實現(xiàn)系統(tǒng)功能。 進入到20世紀(jì)90年代以后， EDA（電子設(shè)計自動化）技術(shù)的發(fā)展和普及給數(shù)字系統(tǒng)的設(shè)計帶來了革命性的變化。在器件方面，可編程邏輯器件飛速發(fā)展。利用EDA工具，采用可編程邏輯器件，正在成為數(shù)字系統(tǒng)設(shè)計的主流。采用可編程邏輯器件通過對器件內(nèi)部的設(shè)計來實現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計方法。設(shè)計者可以根據(jù)需要定義器件的內(nèi)部邏輯和管腳，將電路板設(shè)計的大部分工作放在芯片的設(shè)計中進行，通過對芯片設(shè)計實現(xiàn)數(shù)字系統(tǒng)的邏輯功能。靈活的內(nèi)部功能塊組合、管腳定義等，可大大減輕電路設(shè)計和電路板設(shè)計的工作量和難度，有效地增強設(shè)計的靈活性，提高工作效率。同時采用可編程邏輯器件，設(shè)計人員在實驗

31、室可反復(fù)編程，修改錯誤，以期盡快開發(fā)產(chǎn)品，迅速占領(lǐng)市場?；谛酒脑O(shè)計方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能和可靠性。 采用可編程邏輯器件芯片和EDA軟件，在實驗室里就可以完成數(shù)字系統(tǒng)的設(shè)計和生產(chǎn)?？梢詫崿F(xiàn)無芯片EDA公司，專業(yè)從事IP模塊生產(chǎn)。也可以實現(xiàn)無生產(chǎn)線集成電路設(shè)計公司的運作?？梢哉f，當(dāng)今的數(shù)字系統(tǒng)設(shè)計已經(jīng)離不開可編程邏輯器件和EDA設(shè)計工具。 1.2 VHDL語言概述1.2.1 VHDL語言介紹VHDL的全名是very-high-speed integrated circuit hardware description language，誕生與1982年

32、。1987年底VHDL被IEEE和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言。自IEEE發(fā)布了HDL標(biāo)準(zhǔn)版本后，各EDA公司相繼推出了自己的VHDL實際環(huán)境，或宣布自己的程序可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對VHDL進行了修正，從更高的抽象層次和系統(tǒng)描述能力擴展VHDL的內(nèi)容。現(xiàn)在，VHDL和VERILOG作為IEEE的工業(yè)硬件描述語言，又得到了眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的

33、語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。1.2.2語言特性、功能與特點聯(lián)性的語法和形式雖類似與一般程序語言，但是涵蓋許多與硬件關(guān)聯(lián)的語法構(gòu)造。其特有的層次性由上而下的結(jié)構(gòu)VHDL語言可描述一個數(shù)字電路的輸入，輸出以及相互之間的行為和功能。而其硬

34、件關(guān)式語法結(jié)構(gòu)適合大型設(shè)計項目的團隊合作。在主要的系統(tǒng)結(jié)構(gòu)，組件及相互間的連接方式?jīng)Q定以后，就能將工作分包下去，各自獨立進行，例如使用主程序外的組件，函數(shù)以及程序內(nèi)的塊程序。1.支持多種電路與多種設(shè)計方法VHDL語言能夠支持自頂向下和基于庫的設(shè)計方法，支持組合邏輯電路，同步時序邏輯電路和異步時序邏輯電路等電路的設(shè)計，大多數(shù)EDA工具都支持VHDL語言。2.支持硬件電路的層次化描述VHDL語言具有支持多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的行為功能（數(shù)學(xué)模型）直到門級電路逐層進行描述。另外，高層次的行為描述可以與底層次的寄存器描述和結(jié)構(gòu)描述混合使用。3.能實現(xiàn)與工藝無關(guān)編程采用VHDL語言設(shè)計

35、硬件電路時，當(dāng)門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝。在工藝更新時無須原設(shè)計程序，只需改變相應(yīng)的映射工具。由此可見，修改電路和修改工藝相互之間不會產(chǎn)生影響。4.易于共享和復(fù)用作為IEEE標(biāo)準(zhǔn)的VHDL語言，語法嚴格，設(shè)計成果便于復(fù)用和交流。一個大規(guī)模的數(shù)字系統(tǒng)設(shè)計不可能從門級電路開始逐步進行設(shè)計，而是一些模塊電路的有機疊加。這些模塊電路可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊。這些模塊電路可以采用VHDL語言進行描述且存放于庫中，便于在以后設(shè)計中復(fù)用。這樣可以減小數(shù)字系統(tǒng)設(shè)計的工作量，縮短開發(fā)周期。1.2.3 TOP-DOWN的設(shè)計思想簡介自上而下的設(shè)計

36、方法，就是從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計美容細化，最后完成系統(tǒng)硬件的整體設(shè)計，其從總體行為設(shè)計開始到最終邏輯綜合，形成網(wǎng)絡(luò)表為止。在利用HDL的硬件設(shè)計方法中，設(shè)計者將自上而下分為三個層次對系統(tǒng)硬件進行設(shè)計。 （1）第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)字模型的描述。一般來說，對系統(tǒng)進行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計存在的問題，并不真正考慮其實際的操作和算法用什么方法來實現(xiàn)。當(dāng)行為描述程序仿真通過之后，說明模型是正確的，在此基礎(chǔ)上再改寫該程序，使其語句表達式易于用邏輯元件來實現(xiàn)，這是第二層所要做的工作。 （2）第二層次

37、是RLT方式描述。這一層次稱為寄存器傳輸描述，有稱數(shù)據(jù)流描述。如前所述，用行為描述的系統(tǒng)結(jié)構(gòu)的程序，要想得到硬件的實現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RLT方式描述的VHDL語言程序。也就是說，采用RLT描述，才能導(dǎo)出系統(tǒng)的邏輯表達式，才能進行邏輯綜合。在完成編寫RLT方式的描述程序以后，再用仿真工具進行仿真，如果通過這一步仿真，就可以利用邏輯綜合工具進行綜合。（3）第三層次是邏輯綜合。邏輯綜合這一階段是利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件。此時，如果需要，可以將邏輯綜合結(jié)果，以邏輯原理圖方式輸出。此后對邏輯綜合結(jié)果在門電路級上再進行仿真，并檢查定

38、時關(guān)系。如果一切正常，那么，系統(tǒng)的硬件設(shè)計就基本有邏輯綜合工具產(chǎn)生門級網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計時， 還可以有兩種選擇，第一種是由自動布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，做出ASIC芯片。第二種是將網(wǎng) 絡(luò)表轉(zhuǎn)換成FPGA的變成碼點，利用FPGA完成硬件電路設(shè)計。 規(guī)格設(shè)計行為級描述RLT及描述邏輯綜合門級仿真、定時檢查 輸出門級網(wǎng)表圖1-2自上而下系統(tǒng)硬件的過程1.3 Quartus II的介紹1.3.1 Quartus II的產(chǎn)生與發(fā)展Quartus 是Altera公司提供的可編程邏輯器件的集成開發(fā)軟件，是該公司前一代可編程邏輯器件的集成開發(fā)軟件MAX+plus 的更新?lián)Q代

39、產(chǎn)品。Quartus 集成開發(fā)軟件支持可編程邏輯器件開發(fā)的整個過程，它提供一種與器件結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、設(shè)計處理和器件編程。Quartus 集成開發(fā)軟件適合多種平臺的工作環(huán)境，其中包括PC機的Microsoft Windows XP。它支持更多種類的可編程邏輯器件的開發(fā)，同時也提供在片可編程系統(tǒng)（System on a Programmable Chip，SOPC）設(shè)計的綜合性環(huán)境和基本設(shè)計工具。另外，Quartus 集成開發(fā)軟件也可以利用第三方軟件的結(jié)果，并支持第三方軟件的工作。為加快應(yīng)用系統(tǒng)的開發(fā)，Quartus 集成開發(fā)軟件提供更多的知識產(chǎn)權(quán)模塊（Intel

40、lectual Property，IP）。知識產(chǎn)權(quán)模塊（IP）是一些預(yù)先設(shè)計好的電路功能模塊，在設(shè)計中使用這些模塊不僅可以加快設(shè)計進程，而且還可以提高系統(tǒng)性能。Quartus 集成開發(fā)軟件的核心是模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis & Synthesis）、適配器（Fitter）、裝配器（Assembler）、時序分析器（Timing Analyzer）、設(shè)計輔助模塊（Design Assistant）以及EDA網(wǎng)表文件生成器（EDA Netlist Writer）等?？删幊踢壿嬈骷_發(fā)的所有過程為：設(shè)計輸入、綜合、布局和布線、驗證和仿真以及可編程邏輯器件的編

41、程或配置。Quartus 集成開發(fā)軟件允許用戶在開發(fā)過程中使用Quartus 圖形用戶界面、EDA工具界面和命令行界面。用戶可以在整個開發(fā)過程中使用這些界面中的任意一個，也可以在開發(fā)過程中的不同步驟使用不同的界面。1.3.2 Quartus II功能概論作為一種電子設(shè)計自動化（EDA）的工具，Quartus 可編程邏輯器件的集成開發(fā)軟件支持可編程邏輯器件開發(fā)的全過程。這個過程包括以下步驟：創(chuàng)建工程，工程用來組織整個可編程邏輯器件開發(fā)的過程；設(shè)計輸入，本章介紹利用硬件描述語言通過文本編輯的方法完成電路設(shè)計；設(shè)計編譯，把設(shè)計輸入轉(zhuǎn)換為支持可編程邏輯器件編程的文件格式；設(shè)計仿真，該步驟用來檢查設(shè)計是

42、否滿足邏輯要求；器件編程，使得可編程邏輯具有所要求的邏輯功能。1.3.3 Quartus II的應(yīng)用（1）創(chuàng)建工程（Project）Quartus 集成開發(fā)軟件對設(shè)計過程的管理采用工程方式。工程（Project）保存著程序編輯的信息和程序調(diào)試的環(huán)境等內(nèi)容。在開始編寫程序之前首先應(yīng)該建立一個工程。新建一個工程之前通常還需要建立一個文件夾，后面產(chǎn)生的工程文件以及源程序文件等都將存儲在這個文件夾之中。這個文件夾通常被EDA軟件默認為工作庫（Work Library），不同的工程最好放在不同的文件夾中，同一工程的所有文件都必須放在同一文件夾中。在圖2.4所示的Quartus 集成開發(fā)軟件的工作窗口，利

43、用菜單“File New Project Wizard”創(chuàng)建工程向?qū)Э梢詭椭脩魟?chuàng)建一個新的工程。創(chuàng)建工程時首先出現(xiàn)新工程向?qū)Ы榻B，如圖1-3所示。圖1-3 新工程向?qū)Ы榻B新工程向?qū)椭脩糁付üこ堂凸こ涛募淮鎯Φ哪夸洠付攲游募拿Q，指定工程中需要用到的設(shè)計文件、其它可以借用的源文件、用戶庫，指定具體使用的可編程邏輯器件的系列和型號。在圖1-3中單擊“Next”按鈕可以打開指定工程文件被存儲的位置，指定頂層文件名，指定工程名稱對話框，對話框如圖1-4所示。在圖1-4所示的第一個文本輸入行，文件夾對話框，輸入包含完全路徑的工程文件將被存儲的文件夾名稱，或者使用瀏覽按鈕“.”找出這個文件

44、夾。在第二個文本行，頂層文件名稱對話框，應(yīng)該輸入頂層文件的名稱，這個對話框后面的瀏覽按鈕“.”用于找出已經(jīng)存在，這里還將使用的頂層文件。在第三個文本行，工程文件名稱對話框，應(yīng)該輸入工程文件的名稱，這個對話框后面的瀏覽按鈕“.”用于找出已經(jīng)存在，這里還將使用的工程文件。建議文件夾的名稱、頂層文件的名稱以及工程文件的名稱選擇同樣的名稱，以免產(chǎn)生不必要的麻煩。圖1-4 新工程目錄和文件名稱對話框初學(xué)者可以利用下面簡便的方法完成新工程目錄和文件名稱對話框內(nèi)容的輸入。首先單擊第一個文本行，文件夾對話框，后面瀏覽按鈕“.”找到已經(jīng)為工程建立的文件夾并將其打開。這時的文件夾是一個空的文件夾，再次單擊“打開”

45、按鈕將獲得如圖1-4所示的狀態(tài)，即完成新工程目錄和文件名稱對話框內(nèi)容的輸入。一直單擊“Next”按鈕將顯示如圖1-5所示。單擊“Finish”按鈕完成工程的創(chuàng)建。圖1-5新工程設(shè)置框圖隨著工程的建立，Quartus 集成開發(fā)軟件的工作窗口也發(fā)生變化，如圖1-6所示。右上方的工程導(dǎo)航窗口（Project Navigator）中出現(xiàn)工程標(biāo)志。工程導(dǎo)航窗口具有三個可以互相切換的標(biāo)簽：Hierarchy、Files和Design Units。Hierarchy標(biāo)簽提供工程使用的可編程邏輯芯片邏輯單元、寄存器以及存儲器資源的使用信息。圖1-6 Quartus 集成開發(fā)軟件的工作窗口選擇菜單“File S

46、ave Project”可以存儲當(dāng)前的工程，該工程應(yīng)該被存儲在圖1-6所示的目錄對話框中輸入的工程文件被存儲的目錄。選擇菜單“File Close Project”將關(guān)閉當(dāng)前的工程。再次打開一個存在的工程可以通過選擇菜單“File Open Project.”來實現(xiàn)。選擇這個菜單使得打開工程的對話框出現(xiàn)，如圖1-6所示，在下拉列表框“查找范圍（I）”中選擇將要打開的工程被存儲的文件夾名，列表框中將出現(xiàn)該文件夾中的所有工程，選擇將要打開的工程，單擊“打開（O）”按鈕即可打開一個存在的工程。（2）設(shè)計的輸入在Quartus 集成開發(fā)軟件的工作窗口使用菜單“File New.”可以打開如圖1-7所示

47、的新建文件選擇窗口。 圖1-7 新建設(shè)計文件選擇窗口新建文件選擇窗口的“Device Design Files”標(biāo)簽顯示了5種設(shè)計輸入方法。“Block Diagram/Schematic File”為圖形輸入方式，它利用電路結(jié)構(gòu)圖和原理圖來輸入設(shè)計信息。“EDIF File”支持EDIF網(wǎng)表編輯器產(chǎn)生的網(wǎng)表文件的輸入?！癆HDL File”、“Verilog HDL File”和“VHDL File”都是文本輸入方法，它們支持不同的硬件描述語言。原理圖輸入方法是一種類似于傳統(tǒng)電子設(shè)計中繪制電路圖的輸入方式。原理圖由邏輯器件和連線構(gòu)成，邏輯器件可以是軟件庫中的功能模塊，也可以是用戶生成的功能模

48、塊。原理圖輸入方法的缺點是設(shè)計者必須面對硬件模塊的選用，這明顯地偏離了電子設(shè)計自動化本質(zhì)的涵義。硬件描述語言具有行為描述的特點，同時改變設(shè)計比采用電路圖描述更加方便，本節(jié)將介紹利用“VHDL File”輸入設(shè)計信息。完成選擇以后，單擊“OK”按鈕將打開一個文本編輯窗口，如圖1-8所示。 圖1-8文本編輯窗口文本編輯窗口輸入上述程序之后，利用菜單“File Save As.”可以完成程序的第一次存儲。注意，程序必須被存儲在文件夾JTD之內(nèi)，文件名也為JTD，擴展名采用vhd。如果對VHDL程序進行了修改，再次存儲文件則可以利用菜單“File Save”來實現(xiàn)。接著要做的是把程序JTD.vhd加入

49、工程，這可以利用菜單“Project Add Current File to Project”完成。程序JTD.vhd加入工程之后，在工程導(dǎo)航窗口的Files標(biāo)簽中可以看到JTD.vhd被加入到“Device Design Files”文件夾之中。（3）設(shè)計的編譯使用硬件描述語言這樣的抽象工具進行系統(tǒng)設(shè)計可以使設(shè)計者集中精力于系統(tǒng)的功能的實現(xiàn)，而不必關(guān)心具體的電路結(jié)構(gòu)。要把利用硬件描述語言完成的設(shè)計轉(zhuǎn)換成可以對可編程邏輯器件進行編程的文件必須進行編譯，這個過程也被稱作為綜合。它類似于用高級語言編程，然后再用編譯器將高級語言程序轉(zhuǎn)換成機器代碼的過程。盡管從表面上看，硬件描述語言和其它高級語言的編

50、譯過程都是一種描述方法的轉(zhuǎn)換過程，但是它們之間還是具有許多本質(zhì)性的區(qū)別。高級語言編譯產(chǎn)生的機器代碼對應(yīng)于某種特定的CPU，脫離了特定的硬件環(huán)境，機器代碼將失去意義。機器代碼不代表硬件結(jié)構(gòu)，更不能改變硬件結(jié)構(gòu)。編譯的過程不需要與硬件相關(guān)的器件庫和工藝庫的參與，基本屬于一種一一對應(yīng)的“翻譯”過程。硬件描述語言編譯將產(chǎn)生描述電路結(jié)構(gòu)的網(wǎng)表文件，網(wǎng)表文件不依賴于任何特定硬件結(jié)構(gòu)，可以輕易地被移植到任意通用硬件環(huán)境中，例如各種CPLD或者FPGA芯片。另外，在把硬件描述語言表達的電路功能轉(zhuǎn)換成表達電路具體結(jié)構(gòu)的網(wǎng)表文件的過程中，它不是機械的一一對應(yīng)的“翻譯”過程，還必須根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各

51、類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的形成。Quartus 集成開發(fā)軟件的編譯器包括多個獨立的模塊，各個模塊可以單獨運行，也可以啟動全編譯過程。在Quartus 集成開發(fā)軟件工作窗口中，工程的編譯即可以通過“Tools”菜單進行，也可以通過“Processing” 菜單進行。使用菜單“Tools Compiler Tool ”可以打開編譯器窗口，如圖1-9所示，編譯器窗口顯示出了編譯器的所有模塊。按每個模塊中的按鈕可以逐步完成編譯過程，這時進程表將顯示工作進度，工作完成之后將顯示出花費的時間和是否出現(xiàn)錯誤。每一步完成以后都可以通過按右下角“Report”按鈕打開編譯報告。按左下角“Start

52、”按鈕可以啟動全編譯過程。參考下圖P96F251標(biāo)出按鈕說明圖1-9 Quartus 集成開發(fā)軟件的編譯器窗口使用“Processing”菜單也包括單獨執(zhí)行每個模塊逐步完成編譯過程和啟動全編譯過程。使用菜單“Processing Start ”可以單獨執(zhí)行每個模塊逐步完成編譯過程，這時也應(yīng)該遵循表2.3列出的執(zhí)行順序。使用菜單“Processing Start Compilation”可以啟動全編譯過程。圖1-10 Quartus 集成開發(fā)軟件的工作窗口啟動全編譯過程之后，如圖1-10所示Quartus 集成開發(fā)軟件工作窗口左邊中間的狀態(tài)窗口將顯示編譯的進度，下面的信息窗口在編譯的過程中不斷顯

53、示編譯信息。編譯過程結(jié)束以后，窗口將顯示編譯是否成功，是否有錯誤信息，是否有警告信息。如果有錯誤，編譯將不會成功；對于初學(xué)者，警告信息可以不去關(guān)注，它對后面的仿真以及器件的編程影響不大。（4）設(shè)計的功能仿真完成了設(shè)計的輸入和編譯，還需要利用仿真工具對設(shè)計進行仿真，因為編譯過程只檢查了設(shè)計是否具有規(guī)則錯誤和所選擇器件的資源是否滿足設(shè)計要求，并沒有檢查設(shè)計要求的功能是否滿足。仿真的過程就是讓計算機根據(jù)一定的算法和一定的仿真庫對設(shè)計進行模擬，以驗證設(shè)計和排除錯誤。Quartus 集成開發(fā)軟件提供系統(tǒng)功能仿真工具和時序仿真工具。利用功能仿真工具，設(shè)計者能對設(shè)計進行全面測試，保證設(shè)計在所有可能的情況下都

54、具有正確的響應(yīng)；利用時序仿真工具，設(shè)計者可以測試所選用的器件是否滿足系統(tǒng)工作速度的要求。本節(jié)只涉及功能仿真。1）創(chuàng)建仿真波形文件在進行系統(tǒng)功能仿真之前，需要創(chuàng)建仿真波形文件，也叫矢量波形文件（.vwf），該文件以波形圖的形式描述系統(tǒng)在仿真輸入信號的作用下產(chǎn)生的系統(tǒng)輸出仿真信號。在Quartus 集成開發(fā)軟件的工作窗口使用菜單“File New.”可以打開如圖1-11所示的新建文件選擇窗口。圖1-11 新建設(shè)計文件選擇窗口在新建文件選擇窗口中選擇“Other Files”標(biāo)簽，再選擇“Vector Waveform File”，然后單擊“OK”按鈕將打開波形編輯器窗口。 在Quartus 集成開

55、發(fā)軟件的工作窗口使用菜單“File Save As.”可以打開“保存為”對話框。這個對話框自動給出文件存儲的文件夾、文件名和文件類型，只要單擊“保存（S）”按鈕就完成矢量波形文件的保存，這時的波形編輯器窗口如圖1-12所示。需要注意的是在“保存為”對話框中要選中“Add file to current project”復(fù)選框，使得這個文件加入到當(dāng)前的工程之中。圖1-12 波形編輯器窗口圖1-12所示波形編輯器的內(nèi)容目前還是空的，在進行系統(tǒng)功能仿真之前需要加入系統(tǒng)的輸入節(jié)點和希望檢查的輸出節(jié)點。在圖1-12所示的波形編輯器窗口“Name”列的空白處單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“Insert

56、Node or Bus”可以打開“Insert Node or Bus”對話框，在這個對話框中單擊“Node Finder”按鈕可以打開“Node Finder”窗口，如圖1-13所示。圖1-13加入接點對話框圖1-13中下拉菜單“Filter”現(xiàn)在為“Pins：all”，單擊“List”按鈕可以在左側(cè)“Nodes Found”欄列出所有的輸入節(jié)點和輸出節(jié)點，選擇希望觀察的節(jié)點，使用“”按鈕可以將該節(jié)點送入右側(cè)的“Selected Nodes”欄。如果希望觀察所有的節(jié)點，可以使用“”按鈕。下面的兩個反方向按鈕可以用來取消已經(jīng)選擇的觀察節(jié)點。利用下拉菜單“Filter”還可以選擇其它類型的節(jié)點，

57、例如選擇“Registers：pre-synthesis”，單擊“List”按鈕可以列出信號“aqi”。采用同樣的方法，也可以使這樣的中間信號被觀察，使得系統(tǒng)的功能驗證和錯誤排除更加方便。完成希望觀察節(jié)點的選擇，在圖1-13中單擊“OK”按鈕，“Insert Node or Bus”對話框再次出現(xiàn)，單擊對話框的“OK”按鈕，波形編輯器出現(xiàn)希望觀察的節(jié)點，如圖2.21所示。這時輸入信號沒有加入，中間信號和輸出信號的內(nèi)容為不定。圖1-14 波形編輯器窗口在Quartus 集成開發(fā)軟件的工作窗口使用菜單“View Utility Windows Node Finder”也可以在波形編輯器窗口加入希望

58、觀察的節(jié)點。這時在“Node Finder”列出的節(jié)點中選擇要加入波形編輯器的節(jié)點，然后按住鼠標(biāo)左鍵，拖動到波形編輯器的“Name”列的空白處放開即可。如果系統(tǒng)的輸入信號為周期性的時鐘信號，可以在它的名稱左邊的標(biāo)志上點擊鼠標(biāo)右鍵，從彈出的菜單中選擇“Value Clock.”打開時鐘信號設(shè)置對話框，如圖1-15所示。圖1-15 時鐘信號設(shè)置對話框圖1-15中時鐘周期設(shè)置為10ns，如果僅用來檢查系統(tǒng)輸出邏輯是否滿足要求，這沒有什么影響。當(dāng)然你也可以設(shè)置周期為1s，不過這時需要更改仿真結(jié)束時間，默認的仿真結(jié)束時間為1us。在Quartus 集成開發(fā)軟件的工作窗口選擇菜單“Edit End Tim

59、e”可以打開結(jié)束時間對話框，利用這個對話框可以改變仿真結(jié)束時間。需要注意，有時當(dāng)仿真結(jié)束時間太長可能使得開發(fā)軟件的工作不正常。2）設(shè)計的功能仿真Quartus 集成開發(fā)軟件提供系統(tǒng)功能仿真工具和時序仿真工具，因此在仿真之前需要對仿真器進行設(shè)置。在Quartus 集成開發(fā)軟件的工作窗口使用菜單“Assignments Settings.”可以打開“Settings”對話框，在對話框的“Category”列表中選擇“Simulator”選項就可以打開仿真器設(shè)置對話框，如圖1-16所示。圖1-16 仿真器設(shè)置對話框在仿真器設(shè)置對話框中，“Simulation”下拉菜單用來選擇仿真類型，由于要進行設(shè)計

60、的功能仿真，所以選擇“Functional”。“Simulation”文本框用來輸入包括目錄的仿真波形文件。對話框中的其它選項采用默認值。完成仿真器的設(shè)置以后，在Quartus 集成開發(fā)軟件的工作窗口使用菜單“Processing Start Simulation”就可以啟動仿真器。上述的仿真器設(shè)置和啟動也可以在Quartus 集成開發(fā)軟件的工作窗口使用“Tools”菜單實現(xiàn)。選擇“Tools Simulator Tool”可以打開“Simulator Tool”對話框，在這個對話框既可以實現(xiàn)仿真器的設(shè)置，也可以啟動仿真器。 在仿真過程中，仿真器報告窗口自動打開。設(shè)計仿真結(jié)束之后，各種仿真報告

61、可以通過仿真器報告窗口左邊的文件夾來打開，圖1-17顯示了文件夾中的仿真波形“Simulation Waveforms”。圖1-17 仿真報告窗口仿真波形就是利用圖形來描述電路輸入和輸出之間的關(guān)系，即數(shù)字電路中的描述方法中的時序圖。利用仿真波形可以直觀地檢查設(shè)計輸出是否滿足要求。如果不滿足要求，根據(jù)出現(xiàn)的現(xiàn)象，分析出具體原因再予以克服。仿真報告窗口中的信號aqi的數(shù)據(jù)類型為整數(shù)，這里使用二進制格式進行顯示。數(shù)據(jù)顯示格式具有多種，用鼠標(biāo)右鍵點擊在圖1-17顯示的仿真波形“Simulation Waveforms”最左邊的對應(yīng)信號aqi的標(biāo)志可以打開快捷菜單，選擇其中的“Properties”可以

62、打開如圖1-18所示的對話框。利用對話框的“Radix”下拉菜單，從菜單中可以更改顯示數(shù)據(jù)的數(shù)制。圖1-18 觀察節(jié)點特性對話框當(dāng)輸出滿足要求，這時就可以向可編程邏輯器件下載，即對器件進行編程。器件的編程需要硬件電路的相關(guān)知識。2 HDB3碼介紹2.1 數(shù)字基帶信號數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中，有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程，而對基帶信號進行直接傳輸。為使基帶信號能適合在基帶信道中傳輸，通常要經(jīng)過基帶信號變化，這種變化過程事實上就是編碼過程。于是，出現(xiàn)了各種各樣常用碼型。不同碼型有不同的特點和不同的用途。作為傳輸用的基帶信號歸納起來有如下要求：1 希望將原始信息符號編制成適合與傳輸用的碼型；2 對所選碼型的電波形，希望它適宜在信道中傳輸?？蛇M行基帶傳輸?shù)拇a型較多。1、 AMI碼AMI碼稱為傳號交替反轉(zhuǎn)碼。其編碼規(guī)則為代碼中的0仍為傳輸碼0，而把代碼中1交替地變化為傳輸碼的+1-1+1-1，、。 舉例如下。消息代碼：0 1 1 1 0 0 1 0 、AMI 碼：0 +1 -1 +1 0 0 -1 0 、或 0 -1 +1 -1 0 0 +1 0 、AMI碼的特點：（1） 無直流成分且低頻成分很小，因而在信道傳輸中不易造成信號失真。（2） 編碼電路簡單