《ZYNQ平臺(tái)架構(gòu)AXI總線協(xié)議》由會(huì)員分享，可在線閱讀，更多相關(guān)《ZYNQ平臺(tái)架構(gòu)AXI總線協(xié)議（44頁珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。
1、 目錄一、 ZYNQ平臺(tái)的硬件架構(gòu)二、 AXI 協(xié)議三、 ZYNQ的部分可重構(gòu)配置 背景簡(jiǎn)介 背景簡(jiǎn)介 ZYNQ7000系列ARM+FPGA結(jié)構(gòu) XILINX傳統(tǒng)FPGA的局限性？ ZYNQ平臺(tái)的硬件架構(gòu)架構(gòu)：1、PS（處理器系統(tǒng)）（流程控制等串行設(shè)計(jì)） 2、PL（可編程邏輯）（并行算法設(shè)計(jì)） ZYNQ平臺(tái)的硬件架構(gòu)PS由四塊組成： 1、APU(應(yīng)用處理單元) 2、內(nèi)存接口 3、IO外設(shè)（USB2.0、Ethernet、CAN、SPI、UART、IIC、SD/SDIO、GPIO） 4、互連線（APU、IOP和內(nèi)存單元相互連接，并通過一個(gè)多層的AXI互連線與PL連接） ZYNQ平臺(tái)的硬件架構(gòu) A
2、PU結(jié)構(gòu)1、ACP2、SCU3、Cortex-A9(x2)4、L1 32KB（I/D） 共享L2 512KB ZYNQ平臺(tái)的硬件架構(gòu)內(nèi)存接口 ZYNQ平臺(tái)的硬件架構(gòu) IO外設(shè) RGMII接口 ZYNQ平臺(tái)的硬件架構(gòu)AXI總線架構(gòu) AXI_HP 用于PL的四個(gè)高性能、高帶寬主接口，位寬可配64/32，可訪問PS的DDR3控制器和PS的片上RAM資源 AXI_GP四個(gè)通用接口（兩主兩從），每個(gè)位寬32，可訪問PS的DDR3控制器，PS片上RAM資源和其他從設(shè)備 AXI_ACP用于PL的一個(gè)加速一致性主端口，提供快速訪問CPU，可選的L1或L2緩存一致性 ZYNQ平臺(tái)的硬件架構(gòu)PL組成： 1、可配置
3、邏輯塊(CLB) 2、36KB塊BRAM 3、數(shù)字信號(hào)處理DSP48E1 Slice 4、可編程IO 5、時(shí)鐘管理 6、XADC ZYNQ平臺(tái)的硬件架構(gòu)可編程IO ZYNQ平臺(tái)的硬件架構(gòu) XADC模塊 XADC模塊ZYNQ平臺(tái)的硬件架構(gòu) ZYNQ平臺(tái)的硬件架構(gòu) AXI協(xié)議AXI4.0是ARM公司提出的AMBA 3.0協(xié)議的升級(jí)版，是一種高性能、高帶寬、低延遲的片內(nèi)總線。 AXI協(xié)議AXI協(xié)議具有如下特點(diǎn)：總線的地址/控制和數(shù)據(jù)通道是分離的；支持不對(duì)齊的數(shù)據(jù)傳輸；在突發(fā)傳輸中，只需要首地址；同時(shí)具有分離讀/寫數(shù)據(jù)通道；更加容易進(jìn)行時(shí)序收斂。 通道介紹AXI接口具有5個(gè)獨(dú)立通道：寫地址通道（Wri
4、te address channel，AW）；寫數(shù)據(jù)通道（Write data channel，W）；寫響應(yīng)通道（Write response channel，B）；讀地址通道（Read address channel，AR）；讀數(shù)據(jù)通道（Read data channel，R）；每個(gè)通道都是一個(gè)獨(dú)立的AXI握手協(xié)議。 READY/VALID握手機(jī)制 每個(gè)通道都有一對(duì)VALID/READY信號(hào) 發(fā)送方用VALID指示什么時(shí)候數(shù)據(jù)或控制信息是有效的；接收方用READY指示可以接收數(shù)據(jù)或控制信息。 傳輸發(fā)生在VALID和READY信號(hào)同時(shí)為高的時(shí)候。通道之間的關(guān)系： 各個(gè)通道都可以獨(dú)立握手，相互之
5、間的關(guān)系是靈活的； 讀數(shù)據(jù)必須總是跟在與其數(shù)據(jù)相關(guān)聯(lián)的地址之后； 寫響應(yīng)必須總是跟在與其相關(guān)聯(lián)的寫交易的最后出現(xiàn)。 READY/VALID握手機(jī)制讀交易中的握手之間的依賴關(guān)系 寫交易中的握手之間的依賴關(guān)系 讀交易過程 寫交易過程 讀猝發(fā)交易 讀猝發(fā)交易過程中典型信號(hào)的交互過程 寫猝發(fā)交易 寫猝發(fā)交易過程中典型信號(hào)的交互過程 重疊猝發(fā)交易 重疊猝發(fā)交易過程中典型信號(hào)的交互過程 AXI 互聯(lián)AXI互聯(lián)結(jié)構(gòu)模型包括： 直通模式 只轉(zhuǎn)換模式 N-1 互聯(lián)模式 1-N 互聯(lián)模式 N-M 互聯(lián)模式 互聯(lián)模式直通模式 只轉(zhuǎn)換模式 N-1互聯(lián)模式 1-N互聯(lián)模式 N-M互聯(lián)模式 共享寫和讀地址仲裁結(jié)構(gòu) N-M
6、互聯(lián)模式 稀疏互聯(lián)寫和讀數(shù)據(jù)通道 Partial Reconfiguration in Zynq Based on modules Based on diversities Partial Reconfiguration in ZynqWhat Problems Does It Solve?System cost, size, and power constraints Multiplex hardware functions Evolving protocol and industry standards Reprogramability as standards evolve Missio
7、n critical uptime Update on the fly while system still running Long design implementation cycle times Accelerate development with focus on reconfigurable partition Some Terminology Reconfigurable Partition (RP) The physical location of FPGA resources selected for partial reconfiguration Static logic
8、 Everything but the RP(s) The part of the design that doesnt change Reconfigurable Module (RM) Logic that lives in the RP Defined by hardware interfaces and ports Functional variants for associated RP Different protocol, task, filter, etc. Design Flow Structure the design Separate functions into hie
9、rarchical blocks Identify functions to be made into partitions Identify set of signals that will become RP interface Design Flow Synthesize Bottom-up Static “top” and RMs synthesized seperately Design Flow Assemble static design with RM variants RMs replace black boxes in static “top” Design Flow Fl
10、oorplan the RPs and run DRCs Define regions and logic resources to be included Design Flow Implementation Configurations for static logic and all reconfigurable modules Repeat for all modules Design Flow Verify all configurations Ensure that static portions match identically Design Considerations Vi
11、vado stores design data in checkpoints Save full design as a configuration checkpoint for bitstream creation RMs can also be stored as their own checkpoints Save static-only checkpoint to be reused across multiple configurations Routed static checkpoint can remain open in memory Results are locked a
12、t the routing level Design Considerations Design Considerations Partition Pins are junctions between static and reconfigured logic Interface wires can be broken at interconnect tile site Anchor mid-route between static and reconfigurable logic No overhead at reconfigurable partition interface Design Considerations Not Everything Can Be Reconfigured Components CANNOT be reconfigured Clocking resources BUFG, BUFR, MMCM, PLL, etc. I/O resources ISERDES, OSERDES, IDELAYCTRL, etc. MGTs and related components
ZYNQ平臺(tái)架構(gòu)AXI總線協(xié)議
