傳統(tǒng)電子電路設(shè)計(jì)與EDA設(shè)計(jì)之比較.doc
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EDA與傳統(tǒng)電子設(shè)計(jì)的分析比較陸健摘要:電子電路的設(shè)計(jì)制作進(jìn)入了一個(gè)新階段,出現(xiàn)了新的設(shè)計(jì)制作方法。為與以往傳統(tǒng)的電子電路制作方法區(qū)別開(kāi)來(lái),我們稱之為現(xiàn)代電子電路設(shè)計(jì)制作方法。現(xiàn)代電子電路的設(shè)計(jì)方式已經(jīng)步入了EDA 技術(shù)時(shí)代。本文主要是介紹了傳統(tǒng)電子設(shè)計(jì)的相關(guān)知識(shí),即設(shè)計(jì)方法,設(shè)計(jì)流程。以及優(yōu)缺點(diǎn)。同時(shí)也詳細(xì)說(shuō)明了EDA的設(shè)計(jì)流程以及多種設(shè)計(jì)方法,也介紹了EDA的優(yōu)點(diǎn)。這樣的介紹是為了區(qū)分它們的不同之處,來(lái)作為EDA與傳統(tǒng)電子設(shè)計(jì)的分析比較。關(guān)鍵詞:EDA 電子設(shè)計(jì) 優(yōu)點(diǎn) 設(shè)計(jì)流程EDA and electronic design analysis and comparison of traditionalLu JianAbstract: The design of electronic circuits into a new phase, the emergence of new design methods. With the past, the traditional method of making a distinction between electronic circuits, we call modern electronic circuit design methods. Means of modern electronic circuit design EDA technology has entered the era. This study will introduce the traditional electronics design knowledge, that is, design methods, design process. And the advantages and disadvantages. Also details the EDA design flow and a variety of design, but also introduces the EDA advantages. This presentation is to distinguish their differences, as with traditional electronic design EDA analysis and comparison.Key words:EDA Electronic Design advantages of the design process 目錄第1章 前言4第2章 傳統(tǒng)電子設(shè)計(jì)的相關(guān)概念521 電子電路設(shè)計(jì)的前景521.1電子線路課程體系的由來(lái)52.1.2 集成電路布圖設(shè)計(jì)522 傳統(tǒng)電子設(shè)計(jì)62.3. 傳統(tǒng)電子的設(shè)計(jì)流程72.4傳統(tǒng)電子設(shè)計(jì)的優(yōu)缺點(diǎn)8第3章 EDA的設(shè)計(jì)93.1 EDA的時(shí)代背景93.1.1什么是EDA93.1.2EDA的發(fā)展階段93.2 EDA的設(shè)計(jì)流程113.3 EDA的設(shè)計(jì)步驟143.4 EDA電子電路的設(shè)計(jì)方法163.4.1自頂向下的設(shè)計(jì)方法163.4.2 EDA技術(shù)的基本設(shè)計(jì)方法163.4.3.電路級(jí)設(shè)計(jì)法163.4.4系統(tǒng)級(jí)設(shè)計(jì)法173.5 EDA的優(yōu)點(diǎn):19第4章 舉例說(shuō)明60進(jìn)制計(jì)數(shù)器設(shè)計(jì)比較21致謝23參考文獻(xiàn)24第1章 前言為了更好的了解傳統(tǒng)電子電路設(shè)計(jì),先從電子電路的課程設(shè)計(jì)開(kāi)始,去了解電子電路在教學(xué)領(lǐng)域中的發(fā)展,也能更好地讓我們認(rèn)識(shí)電子電路設(shè)計(jì)的發(fā)展前景,當(dāng)中從在課程上的設(shè)計(jì)我們也能知道電子電路設(shè)計(jì)的怎么樣一步一步的發(fā)展起來(lái)的,從而運(yùn)用到生活當(dāng)中的設(shè)計(jì),在課和設(shè)計(jì)的介紹下,從而認(rèn)識(shí)傳統(tǒng)電子設(shè)計(jì)的背景,去了解傳統(tǒng)的電子設(shè)計(jì)。本文第2章主要介紹傳統(tǒng)電子設(shè)計(jì)的方法和設(shè)計(jì)流程,著重認(rèn)識(shí)和了解傳統(tǒng)電子設(shè)計(jì)相關(guān)背景,也較為熟悉地知道它的設(shè)計(jì)方法,以及認(rèn)識(shí)它的優(yōu)缺點(diǎn)。第3章著重介紹EDA,主要是它的意義、設(shè)計(jì)方法和設(shè)計(jì)流程。本文用一定的篇幅去介紹它的設(shè)計(jì)流程和設(shè)計(jì)方法,主要是為了突出EDA的重要性,特別是為了體現(xiàn)出它的優(yōu)勢(shì)。第4章主要是通過(guò)對(duì)60進(jìn)制計(jì)數(shù)器的設(shè)計(jì)詳細(xì)介紹來(lái)分步說(shuō)明EDA設(shè)計(jì)好處。第2章 傳統(tǒng)電子設(shè)計(jì)的相關(guān)概念21 電子電路設(shè)計(jì)的背景 21.1電子線路課程體系的由來(lái)1最初學(xué)蘇聯(lián)是以設(shè)備應(yīng)用為主干的課程,后來(lái)改為模仿歐美以原理分析為主線的體系。文革后逐步形成當(dāng)前這種包括模擬和數(shù)字的內(nèi)容,既強(qiáng)調(diào)理論又注重實(shí)踐的教學(xué)模式。電子線路課程體系是隨著電子技術(shù)特別是信息技術(shù)的發(fā)展而發(fā)展的,這個(gè)發(fā)展以電子器件為主線,經(jīng)歷了電子管到晶體管到集成電路的發(fā)展過(guò)程。成為當(dāng)前穩(wěn)定的專業(yè)基礎(chǔ)課程體系,多年來(lái)既有專家老前輩的辛勤開(kāi)拓也有廣大教師的默默耕耘。近年來(lái)有關(guān)電子線路教學(xué)領(lǐng)域有些事值得一提,一是教育部有關(guān)課委會(huì)整合(如電子線路與電子技術(shù))和指導(dǎo)作用的淡化,以往以專業(yè)和課程教學(xué)為主的老專家由學(xué)科和科研為主的中青年專家所替換;二是教育部提出的高校教學(xué)評(píng)估對(duì)包括電子線路在內(nèi)的課程建設(shè)的促進(jìn)作用;三是和電子線路課程體系有關(guān)的大學(xué)生電子設(shè)計(jì)大賽已成為國(guó)家級(jí)重要賽事且引起廣泛重視;四是電工電子教學(xué)基地和中心的建立和開(kāi)放實(shí)驗(yàn)教學(xué)模式的推廣;五是EDA技術(shù)已經(jīng)對(duì)電子線路課程體系的進(jìn)一步發(fā)展產(chǎn)生潛在影響。 2. 電子線路課程是信息技術(shù)的基礎(chǔ),主要強(qiáng)調(diào)硬件知識(shí)和技能的獲取。信息的產(chǎn)生、處理、存儲(chǔ)以及傳輸無(wú)不以電子線路為硬件基礎(chǔ)。電子線路包括器件、單元電路以及由此組成的電路與系統(tǒng)。掌握這些硬件電路結(jié)構(gòu)、原理以及如何進(jìn)行分析和設(shè)計(jì)就構(gòu)成電子線路的主要教學(xué)內(nèi)容。對(duì)硬件能力的培養(yǎng)需要環(huán)境條件和實(shí)踐鍛煉,對(duì)電子線路教學(xué)的要求相對(duì)比較高。當(dāng)前社會(huì)上呼吁需要硬件人員特別是具有設(shè)計(jì)能力的硬件人員。 3. 由于新的理論將帶動(dòng)新器件、新方法,也會(huì)有階段性的“突變”和“飛躍”,電子線路的這個(gè)特點(diǎn)就格外明顯,例如從電子管到晶體管到集成電路的發(fā)展,都曾引起電子線路教材內(nèi)容發(fā)生重大變化;又如,過(guò)去集成運(yùn)放對(duì)線性電路的促進(jìn)、乘法器對(duì)非線性電路的影響,當(dāng)前可編程器件對(duì)數(shù)字電路的沖擊。隨著社會(huì)發(fā)展和科技進(jìn)步,教材內(nèi)容和體系總要不斷變化甚至更新?lián)Q代。但從新的一輪“面向21世紀(jì)教材改革”情況來(lái)看,仍然是幾部傳統(tǒng)的教材起主導(dǎo)地位,電子線路的基本輪廓還沒(méi)有發(fā)生大的變化。教材的質(zhì)量和生命力在于立意和內(nèi)容。一本書(shū)的厚薄,內(nèi)容的多少,不僅牽扯到書(shū)的定價(jià),也和教學(xué)學(xué)時(shí)有關(guān)。國(guó)外都是大部頭,但組織教學(xué)時(shí)內(nèi)容不一定都講。綜觀國(guó)外一些教材,其參考文獻(xiàn)和素材往往取自論文和會(huì)議文獻(xiàn),而國(guó)內(nèi)教材往往互相引來(lái)引去,因而缺乏特色和新意。2.1.2 集成電路布圖設(shè)計(jì)簡(jiǎn)稱布圖設(shè)計(jì)(Layout Design)是指集 成電路中多個(gè)元件,其中至少有一個(gè)是有源元件和其部分或全部集成電路互連的三維配置,或者是為集成電路的制造而準(zhǔn)備的這樣的三維配置。通俗地說(shuō),布圖設(shè)計(jì)就是確定用以制造集成電路的電子元件在一個(gè)傳導(dǎo)材料中的幾何圖形排列和連接的布局設(shè)計(jì)。布圖設(shè)計(jì)是制造集成電路產(chǎn)品中非常重要的一個(gè)環(huán)節(jié),設(shè)計(jì)工程師們根據(jù)集成電路所要執(zhí)行的功能設(shè)計(jì)集成電路的結(jié)構(gòu)。布圖設(shè)計(jì)是藝術(shù)創(chuàng)造力與精密的電子工程技術(shù)融合的產(chǎn)物。在設(shè)計(jì)中,設(shè)計(jì)人員借助計(jì)算機(jī)模擬,把數(shù)以千萬(wàn)計(jì)的線路組成部分一而再、再而三地調(diào)整位置,安排這些線路的組合,使一個(gè)芯片中能包含更多的元件,具有更強(qiáng)大的功能,以求生產(chǎn)效率的最大化和芯片體積的最小化。在早期的集成電路生產(chǎn)中,布圖設(shè)計(jì)被繪制在掩膜上。掩膜(Mask) 如同一張攝影底片,是將要置放到芯片中的線路的底片。布圖設(shè)計(jì)固定在掩膜上,該掩膜就成為制造芯片的模版,是制造集成電路的中間產(chǎn)品。這種掩膜也曾是工業(yè)間諜千方百計(jì)想要竊取的目標(biāo)。隨著科技的發(fā)展,目前的集成電路布圖設(shè)計(jì)更多的是以編碼方式儲(chǔ)存于磁盤(pán)、磁帶等介質(zhì)生產(chǎn)集成電路已經(jīng)有些過(guò)時(shí)了。22 傳統(tǒng)電子設(shè)計(jì) 1.從傳統(tǒng)的基礎(chǔ)層面上講,電子設(shè)計(jì)(這里就是指?jìng)鹘y(tǒng)電子設(shè)計(jì))將有限個(gè)電子組件組裝連接起來(lái),實(shí)現(xiàn)預(yù)期的功能性目的,這也是電子設(shè)計(jì)的傳統(tǒng)理念。自電子設(shè)計(jì)誕生以來(lái),這種觀點(diǎn)作為一種具有可操作性的理念,也基本符合電子設(shè)計(jì)工藝本身的特性,即便是我們?cè)诳紤]嵌入式系統(tǒng)及軟件定義的功能性等較為新穎的概念時(shí)也是適用的。 2.電子產(chǎn)品設(shè)計(jì)傳統(tǒng)理念的特征就是,它本身就只考慮電子產(chǎn)品內(nèi)部元件。因此,在創(chuàng)建可實(shí)現(xiàn)產(chǎn)品本身差異化的設(shè)計(jì)過(guò)程中,這也是傳統(tǒng)電子設(shè)計(jì)存在的問(wèn)題。傳統(tǒng)電子設(shè)計(jì)僅從器件本身去考慮問(wèn)題,在市場(chǎng)中難以實(shí)現(xiàn)可持續(xù)的特色化。這種體驗(yàn)越來(lái)越取決于外部互聯(lián)系統(tǒng)的表現(xiàn),包括用戶自身所處的環(huán)境(PC 和本地網(wǎng)絡(luò))以及外部廣域網(wǎng)結(jié)構(gòu)(公司服務(wù)器和網(wǎng)絡(luò)化服務(wù))的表現(xiàn)。 3.以串聯(lián)穩(wěn)壓電路為代表的線性電源技術(shù)在不同的電子時(shí)代其具體實(shí)現(xiàn)方式由電子管,晶體管過(guò)渡到了集成電路,但其基本電路原理卻沒(méi)有本質(zhì)性的變化,以通電即開(kāi),恒定電壓供給為默認(rèn)屬性來(lái)定義電子產(chǎn)品中各個(gè)部分的電源供給,已成為傳統(tǒng)電子產(chǎn)品設(shè)計(jì)的潛在規(guī)則.隨著電子技術(shù),信息技術(shù)在人們生活中的不斷滲透,為人類服務(wù)的電子產(chǎn)品在數(shù)量上不斷增加,其能量消耗已大大超過(guò)了人們生活中照明所用的能源,從另一角度考慮,轉(zhuǎn)換效率非常的低,體積相對(duì)現(xiàn)代電子設(shè)計(jì)的產(chǎn)品的體積較大,重量也相對(duì)較大,功率較高。電源技術(shù)是單純的提供恒定的電壓的靜態(tài)供電模式 4.在實(shí)踐中,傳統(tǒng)電子設(shè)計(jì)電路系統(tǒng)執(zhí)行速度慢、提供特性少,組件技術(shù)成本高,這使產(chǎn)品場(chǎng)外價(jià)格處于市場(chǎng)劣勢(shì)。這一趨勢(shì)就需要提供以電子產(chǎn)品為中心的理念所定義的全新或改進(jìn)型產(chǎn)品設(shè)計(jì)方案。2.3. 傳統(tǒng)電子的設(shè)計(jì)流程一般說(shuō)來(lái),電子制作的步驟無(wú)非是設(shè)計(jì)電路,采購(gòu)相應(yīng)的分立元件和集成電路,在實(shí)驗(yàn)電路板上搭成電路進(jìn)行調(diào)試,然后制作和組裝印刷線路板,如果電路比較復(fù)雜,有五六塊甚至十余塊集成電路,或者有譯碼器、存儲(chǔ)器、A/D、D/A轉(zhuǎn)換器等,則需要進(jìn)行比較規(guī)范的設(shè)計(jì)制作。這種設(shè)計(jì)制作主要分為兩個(gè)階段,即設(shè)計(jì)、實(shí)驗(yàn)階段和調(diào)試鑒定階段,其流程如圖1所示。在第一階段,也就是設(shè)計(jì)、實(shí)驗(yàn)階段,首先進(jìn)行方案設(shè)計(jì)和電路設(shè)計(jì),根據(jù)電路需要采購(gòu)各種元器件,有時(shí)還要制作一些專用的測(cè)試儀器。然后設(shè)計(jì)、加工印刷電路板(PCB),焊接元器件,再對(duì)這塊印刷電路板進(jìn)行試驗(yàn)。如果有問(wèn)題,還要對(duì)電路進(jìn)行修改。這是一個(gè)十分繁瑣的工作。如果實(shí)驗(yàn)不順利,元器件不合適,還要去采購(gòu)其它器件。在第二階段,也就是調(diào)試鑒定階段,把實(shí)驗(yàn)后確定下來(lái)的印刷電路板再行加工,進(jìn)行電路板的調(diào)試和性能檢測(cè),對(duì)于產(chǎn)品還要進(jìn)行例行試驗(yàn)。如果電路復(fù)雜,則難于一次成功,有時(shí)還得反復(fù)修改電路。如若對(duì)構(gòu)思的電路原理圖是否完全正確可行,心中沒(méi)有充分的把握,還不能冒然通電試驗(yàn),即使采用了一些限流、限壓等保護(hù)應(yīng)急措施,第一次合閘通電時(shí),心中難免有些緊張。特別是強(qiáng)電,小則瞬間元件冒煙燒毀,大則貴重儀器報(bào)廢,這是常有的事。 電路設(shè)計(jì)購(gòu)買器件PCB設(shè)計(jì)加工PCB,焊接制作,調(diào)試信號(hào)電路板調(diào)試有問(wèn)題嗎?性能檢測(cè)有問(wèn)題嗎?例行實(shí)驗(yàn)有問(wèn)題嗎?成功yynnyn圖1傳統(tǒng)電子電路設(shè)計(jì)的流程圖 2.4傳統(tǒng)電子設(shè)計(jì)的優(yōu)缺點(diǎn) 傳統(tǒng)電子電路設(shè)計(jì)的驗(yàn)正工作很多。需要按照完成的電子電路設(shè)計(jì)圖的面板或PCB板上進(jìn)行調(diào)試安裝,然后再用電源,信號(hào)發(fā)生器,示波器等各種測(cè)試儀表來(lái)加以驗(yàn)證。并且這種做法在制作測(cè)試電路板的地程當(dāng)中,需要花很多的時(shí)間。容易損耗材料。這樣費(fèi)時(shí)又力,而且相當(dāng)損耗材料。如果結(jié)果有誤還要花大量的時(shí)間和精力去檢查是設(shè)計(jì)的錯(cuò)誤還是制作電路的錯(cuò)誤。這樣的做法在早期做小型電路時(shí)還可以應(yīng)付,隨著電路設(shè)計(jì)的規(guī)模越來(lái)越大。復(fù)雜度越來(lái)越高,這種設(shè)計(jì)的方法也不能再適應(yīng)現(xiàn)代化設(shè)計(jì)的需要。不僅僅如此,在電路板圖設(shè)計(jì)時(shí)也是一個(gè)相當(dāng)復(fù)雜的過(guò)程。在進(jìn)行手工設(shè)計(jì)電路板圖時(shí),需要進(jìn)行元件布局,繪制草圖,修改草圖,才能繪制出所需要的電路圖。隨著電子元件的增多,電路板的尺寸的減小,電路的層數(shù)也越來(lái)越多,布線就成了相當(dāng)?shù)碾y度。導(dǎo)致已經(jīng)無(wú)法再進(jìn)行用手工設(shè)計(jì)了,另外隨著元件數(shù)量的增多,各元件之間的相互干擾,各元件之間的干擾,耦合也就變得越來(lái)越復(fù)雜了。除非電路析設(shè)計(jì)的師具有相當(dāng)高的設(shè)計(jì)經(jīng)驗(yàn)和理論水平了。 優(yōu)點(diǎn):可以制作小型小路設(shè)計(jì),在小型的電路板設(shè)計(jì)時(shí),元件過(guò)少,布局過(guò)快。布線明了。并且還可以節(jié)省時(shí)間。在外形上還有點(diǎn)美觀。第3章 EDA的設(shè)計(jì)3.1 EDA的時(shí)代背景3.1.1什么是EDA EDA是電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)的縮寫(xiě),在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測(cè)試(CAT)和計(jì)算機(jī)輔助工程(CAE)的概念發(fā)展而來(lái)的。EDA技術(shù)就是以計(jì)算機(jī)為五金|工具,設(shè)計(jì)者在EDA軟件平臺(tái)上,用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件,然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真,直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn),極大地提高了電路設(shè)計(jì)的效率和可靠性,減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。20世紀(jì)90年代,國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家,一直在積極探索新的電子電路設(shè)計(jì)方法,并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革,取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域,可編程邏輯器件(如CPLD、FPGA)的應(yīng)用,已得到廣泛的普及,這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念,促進(jìn)了EDA技術(shù)的迅速發(fā)展。 3.1.2EDA的發(fā)展階段 人類社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì),信息社會(huì)的發(fā)展離不開(kāi)電子產(chǎn)品的進(jìn)步。 現(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時(shí),價(jià)格卻一直呈下降趨勢(shì),而且產(chǎn)品更新?lián)Q代的步伐 也越來(lái)越快,實(shí)現(xiàn)這種進(jìn)步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的發(fā)展。前者以微細(xì)加工 技術(shù)為代表,目前已進(jìn)展到深亞微米階段,可以在幾平方厘米的芯片上集成數(shù)千萬(wàn)個(gè)晶體管;后者 的核心就是EDA技術(shù)。EDA是指以計(jì)算機(jī)為工作平臺(tái),融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化 技術(shù)最新成果而研制成的電子CAD通用軟件包,主要能輔助進(jìn)行三方面的設(shè)計(jì)工作:IC設(shè)計(jì),電子 電路設(shè)計(jì)以及PCB設(shè)計(jì)。沒(méi)有EDA技術(shù)的支持,想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可 想象的,反過(guò)來(lái),生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)EDA技術(shù)提出新的要求?;仡櫧?0年電子設(shè)計(jì)技術(shù)的發(fā)展歷程,可將EDA技術(shù)分為三個(gè)階段。 (1) 七十年代為CAD階段,這一階段人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯和PCB布局布 線,取代了手工操作,產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。 (2)八十年代為CAE階段,與CAD相比,除了純粹的圖形繪制功能外,又增加了電路功能設(shè) 計(jì)和結(jié)構(gòu)設(shè)計(jì),并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起,以實(shí)現(xiàn)工程設(shè)計(jì),這就是計(jì)算機(jī)輔助 工程的概念。CAE的主要功能是:原理圖輸入,邏輯仿真,電路分析,自動(dòng)布局布線,PCB后分 析。 (3)九十年代為ESDA階段。盡管CAD/CAE技術(shù)取得了巨大的成功,但并沒(méi)有把人從繁重的 設(shè)計(jì)工作中徹底解放出來(lái)。在整個(gè)設(shè)計(jì)過(guò)程中,自動(dòng)化和智能化程度還不高,各種EDA軟件界面千 差萬(wàn)別,學(xué)習(xí)使用困難,并且互不兼容,直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。基于以上不足,人們開(kāi)始 追求貫徹整個(gè)設(shè)計(jì)過(guò)程的自動(dòng)化,這就是ESDA即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。從目前的EDA技術(shù)來(lái)看,其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用文泛、工具多樣、軟件功能強(qiáng)大。 中國(guó)EDA市場(chǎng)已漸趨成熟,不過(guò)大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域,僅有小部分(約11%)的設(shè)計(jì)人員工發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng),中國(guó)的設(shè)計(jì)隊(duì)伍有必要購(gòu)入一些最新的EDA技術(shù)。 在信息通信領(lǐng)域,要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù),積極開(kāi)拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品,發(fā)展新興產(chǎn)業(yè),培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。要大力推進(jìn)制造業(yè)信息化,積極開(kāi)展計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助工程(CAE)、計(jì)算機(jī)輔助工藝(CAPP)、計(jì)算機(jī)機(jī)輔助制造(CAM)、產(chǎn)品數(shù)據(jù)管理(PDM)、制造資源計(jì)劃(MRPII)及企業(yè)資源管理(ERP)等。有條件的企業(yè)可開(kāi)展“網(wǎng)絡(luò)制造”,便于合作設(shè)計(jì)、合作制造,參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。開(kāi)展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合,形成測(cè)量、控制、通信與計(jì)算機(jī)(M3C)結(jié)構(gòu)。在ASIC和PLD設(shè)計(jì)方面,向超高速、高密度、低功耗、低電壓方向發(fā)展。 外設(shè)技術(shù)與EDA工程相結(jié)合的市場(chǎng)前景看好,如組合超大屏幕的相關(guān)連接,多屏幕技術(shù)也有所發(fā)展。 中國(guó)自1995年以來(lái)加速開(kāi)發(fā)半導(dǎo)體產(chǎn)業(yè),先后建立了幾所設(shè)計(jì)中心,推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它EDA市場(chǎng)的競(jìng)爭(zhēng)。 在EDA軟件開(kāi)發(fā)方面,目前主要集中在美國(guó)。但各國(guó)也正在努力開(kāi)發(fā)相應(yīng)的工具。日本、韓國(guó)都有ASIC設(shè)計(jì)工具,但不對(duì)外開(kāi)放 。中國(guó)華大集成電路設(shè)計(jì)中心,也提供IC設(shè)計(jì)軟件,但性能不是很強(qiáng)。相信在不久的將來(lái)會(huì)有更多更好的設(shè)計(jì)工具有各地開(kāi)花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示,中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng),年復(fù)合增長(zhǎng)率分別達(dá)到了50%和30%。 EDA技術(shù)發(fā)展迅猛,完全可以用日新月異來(lái)描述。EDA技術(shù)的應(yīng)用廣泛,現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高,設(shè)計(jì)工具趨于完美的地步。EDA市場(chǎng)日趨成熟,但我國(guó)的研發(fā)水平沿很有限,需迎頭趕上。3.2 EDA的設(shè)計(jì)流程1.系統(tǒng)規(guī)格制定(Define Specification) 在ASIC設(shè)計(jì)之初,工程師們須根據(jù)產(chǎn)品的應(yīng)用場(chǎng)合,為ASIC設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格,以做為將來(lái)電路設(shè)計(jì)時(shí)的依據(jù)。在這方面,目前已有廠商提供系統(tǒng)級(jí)仿真器(system -level simulator),為系統(tǒng)設(shè)計(jì)提供不錯(cuò)的解決方案;透過(guò)此類仿真器,工程師們可以預(yù)估系統(tǒng)的執(zhí)行效能,并可以最佳化的考量,決定軟件模塊及硬件模塊該如何劃分。除此之外,更可進(jìn)一步規(guī)劃哪些功能該整合于ASIC內(nèi),哪些功能可以設(shè)計(jì)在電路板上,以符合最大的經(jīng)濟(jì)效能比。 2.設(shè)計(jì)描述(Design Description) 一旦規(guī)格制定完成,便依據(jù)功能(function)或其它相關(guān)考量,將ASIC劃分為數(shù)個(gè)模塊(module);此階段是整個(gè)設(shè)計(jì)過(guò)程中最要的關(guān)鍵之一,它直接影響了ASIC內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào),更間接影響到后續(xù)電路合成的效能及未來(lái)產(chǎn)品的可靠性。 決定模塊之后,便分交由團(tuán)隊(duì)的各個(gè)工程師,以VHDL或Verilog等硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)亦即功能的行為描述(behavioral description);為能明確及有效率地描述模塊的內(nèi)部功能,各模塊之下可能再細(xì)分成數(shù)個(gè)子模塊(sub-module),直到能以可合成(synthesizible)的語(yǔ)法描述為止。這種一層層分割模塊的設(shè)計(jì)技巧,便是一般所謂的階層式設(shè)計(jì)(hierarchical design);這與早期直接以繪制閘級(jí)電路進(jìn)行設(shè)計(jì)的時(shí)代,所使用的技巧是相類似的。此一步驟所完成的設(shè)計(jì)描述,是進(jìn)入高階合成電路設(shè)計(jì)流程的叩門(mén)磚;習(xí)慣上,稱之為硬件描述語(yǔ)言的設(shè)計(jì)切入點(diǎn)(HDL design entry)。 關(guān)于此一步驟,亦有相關(guān)的輔助工具相繼推出。Design Book便是其中的代表;它利用一般工程師熟悉的圖形接口如狀態(tài)圖及流程圖,協(xié)助初接觸以硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)的工程師,自動(dòng)編寫(xiě)出相對(duì)應(yīng)的硬件語(yǔ)言描述碼。效能如何筆者不敢斷言,但它能依使用者決定,整合慣用之其它EDA工具的特點(diǎn),倒是滿吸引人的地方。3.功能驗(yàn)證(Function Verification) 完成步驟2的設(shè)計(jì)描述,接下來(lái)便是利用VHDL或Verilog的電路仿真器,針對(duì)先前的設(shè)計(jì)描述,驗(yàn)證其功能或時(shí)序(timing)是否符合由步驟1所制定的規(guī)格。通常,稱這類驗(yàn)證為功能仿真(function simulation),或行為仿真(behavioral simulation),而這類的HDL電路仿真器,則通稱為行為仿真器(behavioral simulator)。 對(duì)于這一類功能驗(yàn)證的仿真而言,仿真器并不會(huì)考慮實(shí)際邏輯閘或聯(lián)機(jī)(connenct wires)所造成的時(shí)間延遲(time delay)、閘延遲(gate delay)及傳遞延遲(transport delay)。取而代之的是,使用單一延遲(unit delay)的數(shù)學(xué)模型,來(lái)粗略估測(cè)電路的邏輯行為;雖然如此無(wú)法獲得精確的結(jié)果,但其所提供的信息,已足夠作為工程師,針對(duì)電路功能的設(shè)計(jì)除錯(cuò)之用。 為了能順利完成仿真,在此,您還需要準(zhǔn)備一分稱為測(cè)試平臺(tái)(test bench)的HDL描述?。在這份測(cè)試平臺(tái)的描述檔中,必須盡可能地細(xì)描述所有可能影響您設(shè)計(jì)功能的輸入訊號(hào)組合,以便激發(fā)出錯(cuò)誤的設(shè)計(jì)描述位于何處。幸運(yùn)的話,或許在幾次修改之后,就可得到您想要的結(jié)果,順利進(jìn)入下一個(gè)步驟。 4.邏輯電路合成(Logic synthesis) 確定設(shè)計(jì)描述之功能無(wú)誤之后,便可藉由合成器(synthesizer)進(jìn)行電路合成。合成過(guò)程中,您必須選擇適當(dāng)?shù)倪壿嬮l組件庫(kù)(logic cell library),作為合成邏輯電路時(shí)的參考依據(jù)。組件庫(kù)的取得,可能直接來(lái)自于您的ASIC供貨商(ASIC vendor, 負(fù)責(zé)協(xié)助客戶設(shè)計(jì)ASIC的廠商)、購(gòu)自其它組件庫(kù)供貨商(third-party ASIC library vendor),或是為了某種特殊原因,您亦可能考慮自行建立。 事實(shí)上,組件庫(kù)內(nèi)含的邏輯閘信息非常廣泛,大致上包括了以下各項(xiàng)。 cell schematic,用于電路合成,以便產(chǎn)生邏輯電路的網(wǎng)絡(luò)列表(netlist)。 timing model,描述各邏輯閘精確的時(shí)序模型;組件工程師會(huì)萃取各邏輯閘內(nèi)的寄生電阻及電容進(jìn)行仿真,進(jìn)而建立各邏輯閘的實(shí)際延遲參數(shù)。其中包括閘延遲(gate delay) 、輸出入的延遲(input delay / output delay)及所謂的聯(lián)機(jī)延遲(wire delay)等;這在進(jìn)入邏輯閘層次的電路仿真,以及在P&R之后的仿真都會(huì)使用到它。 routing model,描述各邏輯閘在進(jìn)行繞線時(shí)的限制,作為繞線工具的參考資料。 silicon physical layout,在制作ASIC的光罩(mask)時(shí)會(huì)使用到它。 使用合成器有幾個(gè)需要注意的事項(xiàng),其一就是最佳化(optimize)的設(shè)定。根據(jù)步驟1所制定的規(guī)格,工程師可對(duì)合成器下達(dá)一連串限制條件(constrain),根據(jù)這些條件,合成器便會(huì)自動(dòng)合成滿足您規(guī)格要求的邏輯電路。最常見(jiàn)的三個(gè)限制條件(注3)有:操作速度、邏輯閘數(shù)及功率消耗。事實(shí)上,這三項(xiàng)限制條件之間是呈現(xiàn)互相矛盾的關(guān)系;也就是說(shuō):一旦您所下的限制條件太過(guò)嚴(yán)苛,將使電路合成的速度變得非常的慢,更甚者,有可能在花費(fèi)大把時(shí)間后,仍得不到您想要的結(jié)果。 design entry硬件語(yǔ)言設(shè)計(jì)描述文件,其語(yǔ)法的編寫(xiě)風(fēng)格(HDL coding style) ,亦是決定合成器執(zhí)行效能的另一個(gè)因素。事實(shí)上,無(wú)論是對(duì)VHDL或是Verilog而言,合成器所支持的HDL語(yǔ)法均是有限的;過(guò)于抽象的語(yǔ)法只適用于編寫(xiě)cell library,或是做為系統(tǒng)規(guī)劃評(píng)估時(shí)的仿真模型所用,而不為合成器所接受。 此外,由于一般合成器的最佳化算法則,都只能達(dá)到區(qū)域性最佳化(local optima);因此,對(duì)于過(guò)分刁鉆的語(yǔ)法描述,將影響合成器在最佳化過(guò)程的執(zhí)行時(shí)間。 5.邏輯門(mén)層次的電路功能驗(yàn)證(Gate-Level Netlist Verification) 由合成器產(chǎn)生的netlist,會(huì)在這個(gè)階段進(jìn)行第二次的電路仿真;一般稱之為邏輯閘層次的電路功能驗(yàn)證,或稱為P&R前的仿真,簡(jiǎn)稱前段仿真(pre-simulation)。在此階段,主要的工作是要確認(rèn),經(jīng)由合成器所合成的電路,是否如同原始的設(shè)計(jì)描述般,符合您的功能需求;利用邏輯閘層次仿真器(gate-level simulator),配合在功能驗(yàn)證時(shí)已經(jīng)建立的test bench,便可達(dá)到這個(gè)目的。 這里出現(xiàn)兩個(gè)新的名詞:VITAL(VHDL Initiative Toward ASIC Library)、library及Verilog library;兩者均可視為先前所提及的cell library當(dāng)中的timing model。在pre-simulation中,一般只考慮閘延遲,而聯(lián)機(jī)延遲在此處是不予考慮的(通常在電路合成階段,是無(wú)法預(yù)測(cè)實(shí)際聯(lián)機(jī)的長(zhǎng)度,因此也就無(wú)法推測(cè)聯(lián)機(jī)所造成的延遲)。 時(shí)序變異(timing variation)是此處經(jīng)常出現(xiàn)的發(fā)生錯(cuò)誤,這當(dāng)中包括了,設(shè)定時(shí)間(set-up time)或保持時(shí)間(holding time)的不符合,以及脈沖干擾(glitch)現(xiàn)象的發(fā)生。而這些時(shí)序變異,基本上都是只是單純考慮閘延遲時(shí)所造成的結(jié)果。 6. 配置與繞線(Place and Routing) 這里包含了三項(xiàng)主要的工作:平面規(guī)劃(floor planning)、配置(placement)及繞線(routing)。還記得在設(shè)計(jì)描述的步驟,您已將ASIC劃分成數(shù)個(gè)模塊了嗎?floor planning的工作便是,適當(dāng)?shù)匾?guī)劃這些劃分好模塊在芯片上的位置。 比起模塊內(nèi)邏輯閘間的接線,各模塊之間互連訊號(hào)的接線,通常會(huì)比較長(zhǎng),因此,他們所產(chǎn)生的延遲會(huì)主控ASIC的性能;在次微米制程上,此種現(xiàn)象更為顯著,這也就是為何先前特別強(qiáng)調(diào),模塊劃分的重要性。完成平面規(guī)劃之后,P&R工具便接著完成各模塊方塊內(nèi)邏輯閘的放置與繞線。 7.繞線后的電路功能驗(yàn)證(Post Layout Verification) 在這個(gè)階段,經(jīng)過(guò)P&R之后的電路,除了須重復(fù)驗(yàn)證,是否仍符合原始之功能設(shè)計(jì)之外,工程師最關(guān)心的是,在考慮實(shí)體的閘延遲及聯(lián)機(jī)延遲的條件之下,電路能否正常運(yùn)作。與邏輯閘層次的電路功能驗(yàn)證時(shí)發(fā)生的情況相同,您將面對(duì)諸如set-up time、holding time及glitch的問(wèn)題;不同的是,此時(shí)若真有錯(cuò)誤發(fā)生,您將面對(duì)更冗長(zhǎng)的重復(fù)修正周期(iteration cycle)。也就是說(shuō),您可能需要回到最原始的步驟:修改HDL設(shè)計(jì)描述,重新再跑一次相同的流程。 麻煩還沒(méi)有完,由于需要參考的參數(shù)非常的多,仿真時(shí)間將花費(fèi)您數(shù)倍于先前的仿真。經(jīng)由P&R工具所產(chǎn)生的標(biāo)準(zhǔn)延遲格式(Standard Delay Format, SDF)檔,提供了詳實(shí)的物理層次的延遲參數(shù);透過(guò)VITAL的參數(shù)回傳機(jī)制(back-annotation),仿真器能夠精確的預(yù)估數(shù)字電路的電氣行為,并且指示出發(fā)生時(shí)序錯(cuò)誤的時(shí)間點(diǎn),而您所須付出的代價(jià)就是 “ 時(shí)間 ” 。最后,非常幸運(yùn)的您完成了這項(xiàng)驗(yàn)證工作,便可以sign-off,等著您的ASIC vendor交貨了。 整個(gè)設(shè)計(jì)流程在此只能算是大概介紹完畢 ;這當(dāng)中牽涉到許多未提及的層面,其中包括了時(shí)脈(clock tree)、測(cè)試設(shè)計(jì)(Design for Test)、功能一致性驗(yàn)證(function equivalence check)、以及靜態(tài)仿真(static simulation)等等。結(jié)論 事實(shí)上,VHDL及Verilog HDL并非唯一的硬件描述語(yǔ)言,基于相似的目的,早期也發(fā)展出其它如ABEL及AHDL等硬件語(yǔ)言,但是由于支持的廠商不多,因此目前不如前者來(lái)得普遍。最近,VHDL及Verilog HDL的發(fā)展協(xié)會(huì) ,為提供更一般化的電路描述,已制定了能夠同時(shí)描述數(shù)字及模擬混合電路的描述語(yǔ)法(注4),相信支持其語(yǔ)法的相關(guān)EDA工具,應(yīng)該能在近期面市。 為能迎接系統(tǒng)芯片(System on One Chip, SoC)以及智產(chǎn)權(quán)(Intellectual Property, IP)的時(shí)代來(lái)臨,各EDA工具的供貨商無(wú)不卯足全力,企圖在下一世代的設(shè)計(jì)流程上,站在業(yè)界領(lǐng)先的地位。Synopsys及Cadence更是相繼推出應(yīng)用功能一致性驗(yàn)證及靜態(tài)仿真等技術(shù)的產(chǎn)品,例如:Formality、PrimeTime(Synopsys)以及Affirma(Cadence);其它諸如預(yù)先平面規(guī)劃(pre-floor-planning)等新的設(shè)計(jì)觀念亦不斷地被提出。雖然電路的設(shè)計(jì)工具及觀念不斷推陳出新,但是對(duì)傳統(tǒng)的芯片設(shè)計(jì)廠商而言,如何將這些新的概念,整合進(jìn)原先的設(shè)計(jì)流程,才是最重要的問(wèn)題。我相信,只要以這個(gè)典型的設(shè)計(jì)流程為基礎(chǔ),就可以接受新的設(shè)計(jì)觀念才對(duì).因些EDA才是人們所要追求的設(shè)計(jì)方法。3.3 EDA的設(shè)計(jì)步驟 1設(shè)計(jì)輸入 是使用Quartus II軟件的模塊輸入方式、文本輸入方式、Core輸入方式和EDA設(shè)計(jì)輸入工具等編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖表達(dá)出來(lái)。表達(dá)用戶的電路構(gòu)思,同時(shí)使用分配器設(shè)定初始設(shè)計(jì)約束條件。2. 編譯 完成設(shè)計(jì)描述后即可通過(guò)編譯器進(jìn)行排錯(cuò)編譯,變成特定的文本格式,為下一步的綜合做準(zhǔn)備。3. 綜合 是將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門(mén)RAM,觸發(fā)器等基本邏輯單元組成的邏輯連接(網(wǎng)表),并根據(jù)目標(biāo)與要求(約束條件)優(yōu)化所生成的邏輯連接,輸出edf或vqm等標(biāo)準(zhǔn)格式的網(wǎng)表文件,供布局布線器進(jìn)行實(shí)現(xiàn)。除了可以用Quartus II軟件的命令綜合外,也可以用第三方綜合工具進(jìn)行。這是將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤,是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合后HDL綜合器可生成網(wǎng)表文件,從門(mén)級(jí)開(kāi)始描述了最基本的門(mén)電路結(jié)構(gòu)。4.布局布線 布局布線的輸入文件是綜合后的網(wǎng)表文件,Quartus II 軟件中布局布線包含分析布局布線結(jié)、優(yōu)化布局布線、增量布局布線和通過(guò)反標(biāo)保留分配等。 5.時(shí)序分析 是允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能,并引導(dǎo)布局布線滿足設(shè)計(jì)中的時(shí)序分析要求。默認(rèn)情況下,時(shí)序分析作為全編譯的一部分自動(dòng)運(yùn)行,它觀察和報(bào)告時(shí)序信息,如建立時(shí)間、保持時(shí)間性、時(shí)鐘至輸出延時(shí)、最大時(shí)種頻率以及設(shè)計(jì)的其它時(shí)序,可以用時(shí)序分析生成信息分析、調(diào)試和驗(yàn)證設(shè)計(jì)的時(shí)序性能。6仿真 分為功能仿真和時(shí)序仿真。功能仿真主要是難證電路功能是否符合設(shè)計(jì)要求;時(shí)序仿真包含了延時(shí)信息,它能較好地反映世片的設(shè)計(jì)工作情況??梢杂肣uartus II集成的仿真工具仿真。7編程和適配 是在全編譯成功后,對(duì)Altera 器件進(jìn)行編程或配置,它包括Assemble(生成編程文件)、Programmer(建立包含設(shè)計(jì)所用器件名稱和選項(xiàng)的鏈?zhǔn)轿募?、轉(zhuǎn)換編程文件等。利用布局布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作,包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。該操作完成后,EDA軟件將產(chǎn)生針對(duì)此項(xiàng)設(shè)計(jì)的適配報(bào)告和下載文件等多項(xiàng)結(jié)果。8功能仿真和時(shí)序仿真該仿真已考慮硬件特性,非常接近真實(shí)情況,因此仿真精度很高。9下載如果以上的所有過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題,就可以將適配器產(chǎn)生的 文件下載到目標(biāo)芯片中。10硬件仿真與測(cè)試。3.4 EDA電子電路的設(shè)計(jì)方法3.4.1自頂向下的設(shè)計(jì)方法 10年前,電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路自底向上(Bottom-Up)地構(gòu) 造出一個(gè)新的系統(tǒng),這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金字塔,不僅效率低、成本高而且還容 易出錯(cuò)。 高層次設(shè)計(jì)給我們提供了一種自頂向下(Top-Down)的全新的設(shè)計(jì)方法,這種設(shè)計(jì) 方法首先從系統(tǒng)設(shè)計(jì)入手,在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾 錯(cuò),并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述,在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具 生成具體門(mén)電路的網(wǎng)表,其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)S眉呻娐?。由于設(shè)計(jì)的主要 仿真和調(diào)試過(guò)程是在高層次上完成的,這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤,避免設(shè)計(jì)工作的 浪費(fèi),而且也減少了邏輯功能仿真的工作量,提高了設(shè)計(jì)的一次成功率。3.4.2 EDA技術(shù)的基本設(shè)計(jì)方法 EDA技術(shù)的每一次進(jìn)步、都引起了設(shè)計(jì)層次上的一個(gè)飛躍,可以用圖1說(shuō)明。CADCAEESDA物理初級(jí)設(shè)計(jì)電路初級(jí)設(shè)計(jì)系統(tǒng)級(jí)設(shè)計(jì)設(shè)計(jì)層次七十年代八十年代九十年代 圖1 EDA技術(shù)設(shè)計(jì)層次的變化 物理級(jí)設(shè)計(jì)主要指IC版圖設(shè)計(jì),一般由半導(dǎo)體廠家完成,對(duì)電手工程師并沒(méi)有太大的意義,因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。3.4.3.電路級(jí)設(shè)計(jì)法 電路級(jí)設(shè)計(jì)工作流程如圖2所示,電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)后,首先確定設(shè)計(jì)方案,同時(shí)要選擇能實(shí)現(xiàn)該方案的合適 元器件,然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。接著進(jìn)行第一次仿真,包括數(shù)字電路的邏輯模擬、故障分析、模擬電路的交直流分析、瞬態(tài)分析。系統(tǒng)在進(jìn)行仿真時(shí),必須要有元件模型庫(kù)的支 持,計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這一次仿真主要是檢 驗(yàn)設(shè)計(jì)方案在功能方面的正確性。系統(tǒng)設(shè)計(jì)院原理圖設(shè)計(jì)系統(tǒng)仿真自動(dòng)布局布線PCB后分析制作PCB系統(tǒng)實(shí)現(xiàn)元件符號(hào)庫(kù)元件模型庫(kù)圖2 電路設(shè)計(jì)工作流程仿真通過(guò)后,根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動(dòng)布局布線。在制作 PCB板之前還可以進(jìn)行后分析,包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等,并且可以將分析后的結(jié)果參數(shù)反標(biāo)回電路圖,進(jìn)行第二次仿真,也稱為后仿真,這一次仿真主要是檢 驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性。 由此可見(jiàn),電路級(jí)的EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生之前,就可以全面地 了解系統(tǒng)的功能特性和物理特性,從而將開(kāi)發(fā)過(guò)程中出現(xiàn)的缺陷消滅在設(shè)計(jì)階段,不僅縮短了開(kāi)發(fā)時(shí)間,也降低了開(kāi)發(fā)成本。3.4.4系統(tǒng)級(jí)設(shè)計(jì)法進(jìn)入90年代以來(lái),電子信息類產(chǎn)品的開(kāi)發(fā)出現(xiàn)了兩個(gè)明顯的特點(diǎn):一是產(chǎn)品的復(fù)雜程 度加深,二是產(chǎn)品的上市時(shí)限緊迫。然而電路級(jí)設(shè)計(jì)本質(zhì)上是基于門(mén)級(jí)描述的單層次設(shè)計(jì),設(shè)計(jì)的所有工作(包括設(shè)計(jì)輸入,仿真和分析,設(shè)計(jì)修改等)都是在基本邏輯門(mén)這一層次上進(jìn)行的,顯然 這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì),為此引入了一種高層次的電子設(shè)計(jì)方法,也稱為系統(tǒng)級(jí)的設(shè)計(jì)方法。 高層次設(shè)計(jì)是一種概念驅(qū)動(dòng)式設(shè)計(jì),設(shè)計(jì)人員無(wú)須通過(guò)門(mén)級(jí)原理圖描述電路,而是 針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述,由于擺脫了電路細(xì)節(jié)的束縛,設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的概念構(gòu)思與方案上,一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)后,EDA系統(tǒng)就能以規(guī)則驅(qū)動(dòng) 的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這樣,新的概念得以迅速有效的成為產(chǎn)品,大大縮短了產(chǎn)品的研制周 期。不僅如此,高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性,可以不涉及實(shí)現(xiàn)工藝,在廠家綜合庫(kù)的支持 下,利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)表,工藝轉(zhuǎn)化變得輕松容 易。具體的設(shè)計(jì)流程見(jiàn)圖3。系統(tǒng)劃分VHDL代碼或圖形方式輸入編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器廠家綜合庫(kù)適配后仿真模型器件編程文件適配報(bào)告CPLD/FPGA實(shí)現(xiàn)適配后時(shí)序仿真A81實(shí)現(xiàn)圖3高層次設(shè)計(jì)步驟如下:第一步: 按照自頂向下的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。第二步: 輸入VHDL代碼,這是高層次設(shè)計(jì)中最為普遍的輸入方式。此外,還可以采用圖形輸入 方式(框圖,狀態(tài)圖等),這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。第三步:將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。對(duì)于大型設(shè)計(jì),還要進(jìn)行代碼級(jí)的功能仿 真,主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性,因?yàn)閷?duì)于大型設(shè)計(jì),綜合、適配要花費(fèi)數(shù)小時(shí),在綜合前 對(duì)源代碼仿真,就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間,一般情況下,可略去這一仿真步驟。第四步:利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理,生成門(mén)級(jí)描述的網(wǎng)表文件,這是將高層次 描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的,所以綜合的過(guò)程要在相應(yīng)的 廠家綜合庫(kù)支持下才能完成。綜合后,可利用產(chǎn)生的網(wǎng)表文件進(jìn)行適配前的時(shí)序仿真,仿真過(guò)程不 涉及具體器件的硬件特性,較為粗略。一般設(shè)計(jì),這一仿真步驟也可略去。第五步:利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作,包括底 層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。適配完成后,產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果:適配報(bào)告,包 括芯片內(nèi)部資源利用情況,設(shè)計(jì)的布爾方程描述情況等;適配后的仿真模型;器件編程文件。 根據(jù)適配后的仿真模型,可以進(jìn)行適配后的時(shí)序仿真,因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性(如時(shí)延 特性),所以仿真結(jié)果能比較精確地預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求,就 需要修改VHDL源代碼或選擇不同速度品質(zhì)的器件,直至滿足設(shè)計(jì)要求。第六步:將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。 如果是大批量產(chǎn)品開(kāi)發(fā),通過(guò)更換相應(yīng)的廠家綜合庫(kù),可以很容易轉(zhuǎn)由ASIC形式實(shí)現(xiàn)。3.5 EDA的優(yōu)點(diǎn)與傳統(tǒng)的數(shù)字電路設(shè)計(jì)平臺(tái)相比,具有明顯的優(yōu)勢(shì)。(1)支持在線編程(In-System Programming,ISP):MAX7000S 系列CPLD通過(guò)嵌入IEEE 1149.1(JTAG)接口支持5V 在線系統(tǒng)配置編程方式。對(duì)于本系統(tǒng)而言,通過(guò)該項(xiàng)技術(shù)可以隨時(shí)對(duì)CPLD 重新編寫(xiě)來(lái)產(chǎn)生不同的時(shí)序,從而滿足各種設(shè)計(jì)需要。(2)極小的時(shí)鐘延遲:MAX7000S 系列高速CPLD 的最小時(shí)鐘延遲可低至4.5ns,而本系統(tǒng)所采用的EPM7128SLC84 的延遲也只有5ns,這對(duì)于對(duì)時(shí)序邏輯關(guān)系有較高要求的線陣CCD 驅(qū)動(dòng)時(shí)序設(shè)計(jì)來(lái)說(shuō)是非常重要的。(3)使用標(biāo)準(zhǔn)硬件描述語(yǔ)言:MAX7000S 系列CPLD 使用VHDL 作為編程語(yǔ)言。VHDL 是IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言之一,受到Altera、Xilinx 等眾多EDA 公司的青睞。在電子工程領(lǐng)域,VHDL 已經(jīng)成為通用的硬件描述語(yǔ)言,可用于大多數(shù)CPLD 器件,這使得其具有較好的兼容性與可移植性。(4)使用簡(jiǎn)單:使用CPLD 所需的預(yù)備知識(shí)并不多,初學(xué)者只要具有基本的數(shù)字電路知識(shí)和編程思想,就可以在短期內(nèi)掌握最基本的開(kāi)發(fā)方法和設(shè)計(jì)技巧。所謂硬件描述語(yǔ)言(Hardware Description Language,HDL),就是該語(yǔ)言能夠描述電路的功能、信號(hào)連接關(guān)系以及時(shí)序關(guān)系。在1987 年底,IEEE 將美國(guó)國(guó)防部開(kāi)發(fā)的VHDL 語(yǔ)言確定為標(biāo)準(zhǔn)硬件描述語(yǔ)言。在1993 年,IEEE 對(duì)VHDL做了修訂,公布了新版本的VHDL(即IEEE-1076-1993)。此后,VHDL 在電子工程領(lǐng)域得到了廣泛的應(yīng)用,成為事實(shí)上的通用硬件描述語(yǔ)言。VHDL 語(yǔ)言有以下特點(diǎn):(1)功能強(qiáng)大:VHDL 支持行為描述、結(jié)構(gòu)描述和混合描述,能夠滿足各種復(fù)雜數(shù)字電路設(shè)計(jì)需求,同時(shí)還支持模擬仿真,可以通過(guò)軟件驗(yàn)證設(shè)計(jì)的正確性。(2)通用性好:VHDL 語(yǔ)言是工業(yè)標(biāo)準(zhǔn),凡大型EDA 軟件都支持VHDL語(yǔ)言的設(shè)計(jì)環(huán)境,因此用VHDL 編程的設(shè)計(jì)文件可通用于各種不同的設(shè)計(jì)工具。(3)重復(fù)使用性好:VHDL 語(yǔ)言的描述與具體生產(chǎn)工藝無(wú)關(guān),變換不同的工作庫(kù)便可適應(yīng)不同的生產(chǎn)工藝。(4)可讀性好:VHDL 語(yǔ)言使用一種高級(jí)語(yǔ)言描述電子實(shí)體,集設(shè)計(jì)與說(shuō)明于一體,容易理解。第4章 舉例說(shuō)明60進(jìn)制計(jì)數(shù)器本章主要是通過(guò)對(duì)60進(jìn)制計(jì)數(shù)器電路的設(shè)計(jì)詳細(xì)介紹來(lái)說(shuō)明EDA與傳統(tǒng)電子設(shè)計(jì)好處。在市場(chǎng)上的計(jì)數(shù)器,多以74系列,常用的有74160,74161等??梢杂枚嗥傻男酒M合成一個(gè)60進(jìn)制的計(jì)數(shù)模塊。通過(guò)計(jì)算可知需要兩片74161,一片7403(與非門(mén))一片7404(非門(mén))。如下圖所示,為60進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。若以傳統(tǒng)的方法來(lái)設(shè)計(jì),需要用一塊萬(wàn)能板將芯片固定,在布線的時(shí)候用線將各個(gè)引腳連起來(lái)。如果出現(xiàn)錯(cuò)誤,還要進(jìn)行仔細(xì)的檢查,并且還不容易檢查出來(lái),既便檢查出來(lái)了,也得將原來(lái)的設(shè)計(jì)拆掉再次焊接測(cè)試,再檢查,如此反反復(fù)復(fù)的進(jìn)行,這樣就增長(zhǎng)了設(shè)計(jì)的時(shí)間周期。還很有可能把板上的器件搞壞。這樣既花費(fèi)了大量的時(shí)間,也耗費(fèi)了大量的勞動(dòng)力,還更消費(fèi)了很多的錢。若以Quartus2軟件來(lái)設(shè)計(jì),只需在完成設(shè)計(jì)描述后用Verilog HDL來(lái)編寫(xiě)代碼六十進(jìn)制計(jì)數(shù)器的代碼(見(jiàn)符錄),通過(guò)編譯器進(jìn)行排錯(cuò)編譯。若出現(xiàn)錯(cuò)誤,只須在計(jì)算機(jī)上檢查代碼是否有誤,或邏輯關(guān)系是否正確。這一步相對(duì)于傳統(tǒng)設(shè)計(jì)來(lái)說(shuō)其信號(hào)位數(shù)容易改變,可以很容易地對(duì)它進(jìn)行修改,來(lái)適應(yīng)不同規(guī)模的的應(yīng)用。并且這些設(shè)計(jì)只是在電腦上進(jìn)行,如果調(diào)試不可以,只需要在電腦上進(jìn)行改動(dòng)。這樣就可以不用在板上進(jìn)行測(cè)試不對(duì)又拆而造成器件損壞的浪費(fèi),在經(jīng)濟(jì)上可以節(jié)省一筆開(kāi)支, 從作品設(shè)計(jì)的設(shè)計(jì)周期上來(lái)看:傳統(tǒng)的設(shè)計(jì)方法是,將7404和7403蕊片、門(mén)電路等焊上板以后,還要進(jìn)行布局布線,等這些煩瑣的工作完成之后,才進(jìn)行功能測(cè)試,驗(yàn)證電路的設(shè)計(jì)合理性,如果達(dá)不到要求,又要從重新布局布線,而采用EDA只需在電腦上利用Quartus II軟件中布局布線包進(jìn)行分析布局布線結(jié)果,優(yōu)化布局布線。這樣的優(yōu)化時(shí)間快,效率高。容易更改。在功能測(cè)試方面:傳統(tǒng)的方法是在電路板上進(jìn)行測(cè)試,而EDA的方法是用Quartus II 的仿真工具進(jìn)行功能仿真和時(shí)序仿真,能驗(yàn)證到的電路功能符合60進(jìn)制計(jì)數(shù)器的計(jì)數(shù)要求,也能較好的反映六十進(jìn)制的計(jì)數(shù)功能。只要把這些工作做好了,就可以把適配器產(chǎn)生的文件下載到目標(biāo)芯片中。采用EDA軟件的優(yōu)點(diǎn)是其與工藝的無(wú)關(guān)性。這使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段,可以不必過(guò)多考慮門(mén)級(jí)邏輯實(shí)現(xiàn)的具體細(xì)節(jié),只需要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求,施加不同的約束條件,即可設(shè)計(jì)出實(shí)際電路。綜上所述,采用EDA的設(shè)計(jì)方法與傳統(tǒng)的方法相比,縮短了計(jì)數(shù)器的設(shè)計(jì)的周期,節(jié)省了一定的經(jīng)濟(jì),還減少了在測(cè)試以及設(shè)計(jì)當(dāng)中所要消耗的人力,這樣就減少了六十進(jìn)制計(jì)數(shù)器的生產(chǎn)成本。EDA技術(shù)極大地提高了電路的設(shè)計(jì)效率和可靠性,減輕了設(shè)計(jì)的勞動(dòng)強(qiáng)度。總之:EDA與傳統(tǒng)電子設(shè)計(jì)的相比較具有以下6個(gè)優(yōu)點(diǎn);1 先進(jìn)的設(shè)計(jì)理念和設(shè)計(jì)流程。2 設(shè)計(jì)輸入方式改進(jìn)。3 電路系統(tǒng)硬件構(gòu)成更加靈活。4 設(shè)計(jì)可重復(fù)利用。5 EDA技術(shù)使擁有自主知識(shí)產(chǎn)權(quán)成為可能。6 縮短了設(shè)計(jì)周期。致謝時(shí)光匆匆如流水,轉(zhuǎn)眼便是大學(xué)畢業(yè)時(shí)節(jié),春夢(mèng)秋云,聚散真容易。離校日期已日趨臨近,畢業(yè)論文的的完成也隨之進(jìn)入了尾聲。從開(kāi)始進(jìn)入課題到論文的順利完成,一直都離不開(kāi)老師、同學(xué)、朋友給我熱情的幫助,在這里請(qǐng)接受我誠(chéng)摯的謝意! 說(shuō)心里話,在最初看到本論文的題目時(shí),真不知道怎么寫(xiě),主要是不知道從哪里入手,也不知道要看些哪方面的書(shū),都是在楊老師有耐心的指導(dǎo)下和介紹下,去逐步了解楊老師介紹相關(guān)的文獻(xiàn)和資料,慢慢的才有些頭緒。 本論文是在我的指導(dǎo)楊老師的親切關(guān)懷與細(xì)心指導(dǎo)下完成的。從課題的選擇到論文的最終完成,楊老師始終都給予了細(xì)心的指導(dǎo)和不懈的支持,并且在耐心指導(dǎo)論文之余,值得一提的是,楊老師宅心仁厚,閑靜少言,不慕榮利,對(duì)學(xué)生認(rèn)真負(fù)責(zé),在他的身上,我們可以感受到一個(gè)學(xué)者的嚴(yán)謹(jǐn)和務(wù)實(shí),這些都讓我們獲益菲淺,并且將終生受用無(wú)窮。畢竟“經(jīng)師易得,人師難求”,希望借此機(jī)會(huì)向楊老師表示最衷心的感謝! 此外,本文最終得以順利完成,也是與學(xué)院其他老師的幫助分不開(kāi)的,雖然他們沒(méi)有直接參與我的論文指導(dǎo),但在開(kāi)題時(shí)也給我提供了不少的意見(jiàn),提出了一系列可行性的建議,在此向他們表示深深的感謝! 參考文獻(xiàn)1安 鋼.電子電路的設(shè)計(jì)方法.濰坊高等專科學(xué)校成教處J, 濰坊,2610412陳潔,龐壽全,呂集爾,陳宇寧,成曉梅.EDA軟件在電路設(shè)計(jì)中的應(yīng)用.廣西玉林師范學(xué)院3張嶸.淺談電子電路的學(xué)習(xí)方法.烏魯木齊成人教育學(xué)院4邱軍興,郭東道.EDA 技術(shù)在電路設(shè)計(jì)中的地位和作用.西安文理學(xué)院機(jī)械電子工程系5趙青梅, 張愛(ài)玲開(kāi)辟了電子工程設(shè)計(jì)新時(shí)代的EDA 技術(shù).內(nèi)蒙古科技大學(xué)6方 維.將EDA 技術(shù)引入計(jì)算機(jī)硬件基礎(chǔ)課的探討.北京郵電大學(xué) 計(jì)算機(jī)學(xué)院,北京 1008767于惠慧.基于EDA 的頻率測(cè)量和相位比較電路的設(shè)計(jì).秦皇島電力公司河北8談敏.基于Multisim9.0 的全橋逆變電源計(jì)算機(jī)仿真分析.江南大學(xué)通信與控制工程學(xué)院, 江蘇9唐龍.EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較. 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院. 江蘇常州2131610張軍峰,王占領(lǐng). 基于EDA技術(shù)的FPGA設(shè)計(jì). 陜西理工學(xué)院機(jī)電工程系- 1.請(qǐng)仔細(xì)閱讀文檔,確保文檔完整性,對(duì)于不預(yù)覽、不比對(duì)內(nèi)容而直接下載帶來(lái)的問(wèn)題本站不予受理。
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