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1、單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,2-1,一個電路如圖,2-43,所示，其三極管為硅管，,=20,，試求：,v,1,小于何值時，三極管,T,截止，,v,1,大于何值時，三極管,T,飽和。,解：設,v,BE,=0V,時，三極管,T,截止。,T,截止時，,I,B,=0,。此時,V,CC,v,I,v,O,R,C,R,1,R,2,T,=,20,10k,2k,10k,+10V,-10V,-,V,BB,圖,2-43,三極管電路,v,I,=2V,T,臨界飽和時，,v,
2、CE,=0.7V,。此時,v,I,=4.2V,上述計算說明,v,I,4.2V,時，,T,飽和。,2-2,一個電路如圖,2-44,所示。已知,V,CC,=6V,，,V,CES,=0.2V,，,I,CS,=10mA,，求集電極電阻,R,C,的值。,已知三極管的,=50,、,V,BE,=0.7V,、輸入高電平,V,IH,=2V,，當電路處于臨界飽和時，,R,b,值應是多少？,解：,T,R,C,R,b,V,CC,v,I,v,O,圖,2-44,三極管電路,臨界飽和時，,I,B,=,I,BS,。,2-3,在圖,2-6,所示電路中，當電路其他參數不變，僅,R,b,減小時，三極管的飽和程度是減輕還是加深？僅,
3、R,C,減小時，三極管的飽和程度是減輕還是加深？,解：,R,b,減少時，,I,B,增加，在,I,C,不變的前提下，三極管的飽和程度加深了。,R,C,減小時，,I,CS,增加，在,I,B,不變的前提下，三極管隨著,I,C,增加，飽和程度將減輕。,2-4 為什么說,TTL,與非門輸入端在以下三種接法時,在邏輯上都屬于輸入為0?,輸入端接地;,輸入端接低于0.8,V,的電源;,輸入端接同類與非門的輸出低電平0.4,V。,解：因為,TTL,與非門的,V,ILmax,=0.8V,，所以小于、等于,0.8V,的輸入在邏輯上都為,0,。,2-5 為什么說,TTL,與非門輸入端在以下三種接法時,在邏輯上都屬于
4、輸入為1?,1.輸入端接同類與非門的輸出高電平3.6,V;,2.,輸入端接高于2,V,的電源;,3.輸入端懸空。,解:,TTL,與非門的,V,IH(min),=2V,，當,v,I,2V,時，邏輯上為,1,。此時，發(fā)射極電流不會從發(fā)射極流出。當輸入端懸空時，因沒有發(fā)射極電流的通路，也不會有發(fā)射極電流從發(fā)射極流出，與輸入端接高電平等效，故,TTL,門輸入端懸空，邏輯上認為是,1,。,2-6,在挑選,TTL,門電路時，都希望選用輸入低電平電流比較小的與非門，為什么？,解：負載門的輸入端電流小，驅動門的負載電流才小，才可能帶更多的門。,2-7,在實際應用中，為避免外界干擾的影響，有時將與非門多余的輸入
5、端與輸入信號輸入端并聯使用，這時對前級和與非門有無影響？,解：有影響。將使前級拉電流負載隨并聯輸入端數成正比例增加。,2-8 在用或非門時,對多余輸入端的處理方法同與非門處理方法有什么區(qū)別?,與非：接高電平；,或非：接低電平。,=,A B,=,A+B,2-9 異或門能作為非門使用嗎?為什么?,所以一端接高電平即可構成非門電路。,2-10,根據圖,2-7(,a,)TTL,與非門的電壓傳輸特性、輸入特性、輸出特性和輸入端負載特性，求圖中,(,b,),中的,v,o1,v,o7,的各個值。,3.6,0.2,0,1,2,3,v,I,(V),v,O,(V),v,O,(V),i,L,(mA),0,0.4,0
6、.2,0.6,0.8,5,10,15,20,v,I,(V),i,I,(mA),-1.4,1.4,0,1,2,3,v,I,(V),R,I,(k),1.4,0,1,2,3,(a)TTL,與非門的電壓傳輸特性、輸入特性、輸出特性和輸入端負載特性,2-10,根據圖,2-7(,a,)TTL,與非門的電壓傳輸特性、輸入特性、輸出特性和輸入端負載特性，求圖中,(,b,),中的,v,o1,v,o7,的各個值。,圖,2-45 TTL,與非門的特性及門電路,v,O1,2V,&,v,O4,&,v,O5,3.6V,300,&,v,O2,3V,0.3V,&,v,O3,懸空,&,v,O6,4V,4.7k,&,v,O7,3
7、.6V,G,1,G,2,G,10,&,1,1,1,(b)TTL,與非門的門電路,2-13 圖2-43中的(,a,)、(,b,)、(,c,),三個邏輯電路的功能是否一樣，并分別寫出,F,1,、,F,2,、,F,3,的邏輯表達式,2-14寫出圖2-44中的各邏輯電路的輸出,F,1,、,F,2,的邏輯表達式。,G,1,G,2,2-14寫出圖2-44中的各邏輯電路的輸出,F,1,、,F,2,的邏輯表達式。,2-17已知幾種門電路及其輸入,A,、,B,的波形如圖2-51(,a,)、(,b,),所示,試分別寫出,F,1,F,5,的邏輯函數表達式，并畫出它們的波形圖。,A,B,F,1,F,4,F,2,F,3
8、,F,5,題 2-17 波形圖,2-20 指出圖2-52中個門電路的輸出是什么狀態(tài)?已知門電路是74系列,TTL,電路。,2-20 指出圖2-52中個門電路的輸出是什么狀態(tài)?已知門電路是74系列,TTL,電路。,與非門的三個輸入端接高電平，輸出為,Y,1,=0,或非門的輸入分別為高、低電平，輸出為,Y,2,=0,2-20 指出圖2-52中個門電路的輸出是什么狀態(tài)?已知門電路是74系列,TTL,電路。,或非門的輸入一高一低，輸出為,Y,4,=0,與非門的輸入端一接高電平，一接低電平，輸出為,Y,3,=1,2-20 指出圖2-52中個門電路的輸出是什么狀態(tài)?已知門電路是74系列,TTL,電路。,三
9、態(tài)門的使能端輸入無效電平，輸出,Y,5,為高阻態(tài),。,三態(tài)門的使能端輸入依然是無效電平，輸出,Y,6,為高阻態(tài),。,2-20 指出圖2-52中個門電路的輸出是什么狀態(tài)?已知門電路是74系列,TTL,電路。,異或門的輸入端一為高電平，一為低電平，輸出,Y,7,=1。,與或非門的三個輸入端接高電平，一個輸入為低電平，輸出為,Y,8,=0,2-21 圖2-53中所示門電路均為,CMOS,電路，寫出各電路輸出的表達式。,2-21 圖2-53中所示門電路均為,CMOS,電路，寫出各電路輸出的表達式。,2-21 圖2-53中所示門電路均為,CMOS,電路，寫出各電路輸出的表達式。,a,、,b,兩圖常用于擴
10、展輸入端。,能否用于擴展,TTL,電路？為什么？,2-21 圖2-53中所示門電路均為,CMOS,電路，寫出各電路輸出的表達式。,不能用于擴展,TTL,電路。,在,a,圖中，當,C,、,D,、,E,中有低電平輸入時，分立元件與門輸入到,TTL,電路的電平已大于其,V,ILmax,，,在邏輯上可能相當于1，這樣分立元件與門已實現不了“與”功能了。,2-21 圖2-53中所示門電路均為,CMOS,電路，寫出各電路輸出的表達式。,不能用于擴展,TTL,電路。,在,b,圖中，當,C,、,D,、,E,均為低電平時，三個二極管均截止，100,k,電阻會使,TTL,或非門輸入相當于邏輯1，因而，分立元件或非
11、門實現不了“或”運算。,2-21 圖2-53中所示門電路均為,CMOS,電路，寫出各電路輸出的表達式。,2-21 圖2-53中所示門電路均為,CMOS,電路，寫出各電路輸出的表達式。,c,、,d,兩圖也常用于擴展輸入端。,能否用于擴展,TTL,電路？為什么？,可以用于擴展,TTL,電路。,只要滿足,F,后接負載電路對,c,圖輸出高電平,V,O,比,TTL,電路輸出高電平低一個二極管導通壓降，即,V,O,=,V,OH,-,V,D,；,d,圖輸出低電平,V,O,比,TTL,電路輸出低電平高一個二極管導通壓降，即,V,O,=,V,OL,+,V,D,；,如果,F,的負載仍然是,TTL,電路。則不可以。
12、,因為在,c,圖中輸出高電平可能低于,V,IHmin,；,而在,d,圖中輸出低電平可能高于,V,ILmax,。,1-11判斷下列邏輯運算是否正確?,若,A,+,B,=,A,，,則,B,=0,若,AB,=,AC,，,則,B,=,C,若,1+,B,=,AB,，,則,A,=,B,=1,解：,A,=1,時，無論,B,=1,或,B,=0，,A,=1，,故運算錯誤。,A,=0，,無論,B,、,C,取何值，,AB,=,AC,=0，,故運算錯誤。,1+,B,=1，,A,=,B,=1,時，,AB,=1，,故運算正確。,填空,采用5,V,電壓供電的,CMOS,門的抗干擾噪聲容限比5,V,電壓供電的,TTL,門的抗
13、干擾噪聲容限要（）。,TTL,門帶同類門的負載能力比,CMOS,門帶同類門的負載能力要（）。,寬,弱,判斷,判斷下列各電路能否實現輸出邏輯功能，能者，在括號中打號，否則打號。對,CMOS,電路，圖中給予標注，未加標注的為,TTL,電路。,F,1,=,A,A,1,M,（）,CMOS,&,F,2,=,A,A,V,DD,（）,CMOS,&,判斷,F,4,=,A,A,1,（）,懸空,A,F,6,=,A,B,（）,F,3,=,A,A,（）,=1,F,5,=,A,A,10,k,（）,&,判斷,A,B,V,CC,F,7,=A,+,B,（）,&,&,&,F,1,=,AB+C,A,10,（）,B,C,1,&,判
14、斷,TG,TG,v,o1,v,o2,v,I,D,CMOS,v,o1,=,D v,I,（）,v,o2,=,D,v,I,（）,1,要實現下面邏輯電路輸出端的邏輯關系，請正確選擇懸空端的輸入。,B,0,A,A,F,=,A,+,B,1,=1,“1”,F,=,A,1,要實現下面邏輯電路輸出端的邏輯關系，請正確選擇懸空端的輸入。,F,=,A,+,B,V,CC,R,P,A,B,A,B,1,1,1,F,=,A,B,&,&,&,回答下列各題,請把用8421-,BCD,碼表示的十進制數00110000.00100101,(8421-,BCD),轉換為二進制數和十六進制數。,用卡諾圖法化簡函數,F,(,A,B,C,
15、D,)=,m,（3，5，6，7，10）,約束條件：,d,（0，1，2，4，8）=0。,用公式法化簡函數,回答下列各題,門電路組成的電路如圖所示，請寫出,F,1,、,F,2,的邏輯表達式，當輸入如圖所示信號波形時，畫出,F,1,、,F,2,端的波形。,&,EN,&,A,1,C,B,F,1,TTL,B,1,EN,=1,A,C,F,2,TTL,練習題,1,對于圖示電路分別寫出門電路為,TTL,和,CMOS,時的輸出,F,的表達式。,&,EN,&,B,C,A,F,TTL,20k,練習題,1 TTL,電路：,解：當,C,=1,時，如果,B,=1,，三態(tài)門輸出低電平，將,20k,電阻短路，無論,A,為何值
16、，輸出,F,=1,；,當,B,=0,時，三態(tài)門輸出為,1,，與非門輸出,&,EN,&,B,C,A,F,TTL,20k,當,C,=0,時，三態(tài)門高阻，與非門輸出,練習題,1 CMOS,電路：,解：當,C,=1,時，如果,B,=1,，三態(tài)門輸出低電平，將,20k,電阻短路，無論,A,為何值，輸出,F,=1,；,當,B,=0,時，三態(tài)門輸出為,1,，將,20k,電阻上端提升，為高電平；與非門輸出,&,EN,&,B,C,A,F,CMOS,20k,當,C,=0,時，三態(tài)門高阻，與非門輸出,F,=1,練習題,2,試判斷如圖所示電路能否按各圖所要求的邏輯關系正常工作？若不能正常工作，請做相應的改動。若電路接法有錯，改電路；若電路正確但給定的邏輯關系不對，則寫出正確的邏輯表達式。能正常工作的在圖中括號內打“”，否則打“,”,。已知,TTL,門的,I,OH,/,I,OL,=0.4mA/10mA,，,V,OH,/,V,OL,=3.6V/0.3V,，,CMOS,門的,V,DD,=5V,，,V,OH,/,V,OL,=5V/0V,，,I,OH,/,I,OL,=0.51mA/0.51mA,。,練習題,2,&,A,
數字電路第2章習題解答
