電子科技大學(xué)電子設(shè)計(jì)及自動(dòng)第二講.ppt

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電子設(shè)計(jì)自動(dòng)化技術(shù)第二講VHDL程序的基本結(jié)構(gòu) 本章要點(diǎn) 對(duì)VHDL程序的宏觀結(jié)構(gòu)有一個(gè)明確的概念性認(rèn)識(shí) 認(rèn)識(shí)實(shí)體 構(gòu)造體的基本格式理解實(shí)體 構(gòu)造體在VHDL程序中的基本功能能夠嘗試編寫簡(jiǎn)單的VHDL程序 VHDL程序組成部分及其功能 VHDL程序由模塊構(gòu)成 每個(gè)模塊對(duì)應(yīng)于一個(gè)電路塊 模塊至少由三部分組成 庫(kù)和包library 設(shè)計(jì)資源 實(shí)體entity 外部端口 構(gòu)造體architecture 內(nèi)部結(jié)構(gòu) VHDL程序組成部分 實(shí)體用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào) 構(gòu)造體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為 配置用于從庫(kù)中選取不同單元 器件 來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本 包集合存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型 常數(shù)和子程序等 庫(kù)存放已經(jīng)編譯了的實(shí)體 構(gòu)造體 包集合和配置 庫(kù)可由系統(tǒng)工程師生成或由ASIC芯片商提供 以便在設(shè)計(jì)中共享 基本設(shè)計(jì)單元的構(gòu)成 實(shí)體和構(gòu)造體兩部分組成了VHDL的基本設(shè)計(jì)單元 實(shí)體部分規(guī)定設(shè)計(jì)單元的輸入輸出接口信號(hào)和引腳 構(gòu)造體部分定義設(shè)計(jì)單元的具體構(gòu)造或功能 行為 VHDL程序的基本構(gòu)成格式 VHDL程序的基本構(gòu)成格式說(shuō)明 實(shí)體說(shuō)明和構(gòu)造體說(shuō)明合在一起構(gòu)成是VHDL的基本設(shè)計(jì)單元 而基本設(shè)計(jì)單元配上庫(kù)說(shuō)明即構(gòu)成VHDL基本格式 建議 初學(xué)者首先使用IEEE庫(kù) IEEE STD Logic 1164包 初學(xué)者所調(diào)用的資源一般不會(huì)超出IEEE STD Logic 1164包的范圍 而且所有的VHDL編譯工具都帶有IEEE庫(kù) IEEE STD Logic 1164包 實(shí)體的結(jié)構(gòu) ENTITY實(shí)體名IS 類屬參數(shù)說(shuō)明 端口說(shuō)明 END實(shí)體名 在VHDL中 實(shí)體說(shuō)明單元是一個(gè)獨(dú)立的完整的語(yǔ)言模塊 實(shí)體說(shuō)明單元必須按照上述結(jié)構(gòu)來(lái)編寫 即 實(shí)體說(shuō)明單元應(yīng)以語(yǔ)句 ENTITY實(shí)體名IS 開(kāi)始 以語(yǔ)句 END實(shí)體名 結(jié)束 例2 1 二選一選擇器的實(shí)體說(shuō)明 ENTITYmuxIS 實(shí)體說(shuō)明開(kāi)始PORT d0 d1 sel INSTD LOGIC q OUTSTD LOGIC 端口說(shuō)明ENDmux 實(shí)體結(jié)束 構(gòu)造體的結(jié)構(gòu) ARCHTECTURE構(gòu)造體名OF實(shí)體名IS 定義語(yǔ)句 內(nèi)部信號(hào) 常數(shù) 數(shù)據(jù)類型 函數(shù)等的定義BEGIN 并行處理語(yǔ)句 END構(gòu)造體名 一個(gè)完整的構(gòu)造體由兩個(gè)基本層次組成 對(duì)數(shù)據(jù)類型 常數(shù) 信號(hào) 子程序和元件等元素的說(shuō)明部分 2 描述實(shí)體邏輯行為的 以各種不同的描述風(fēng)格表示的功能描述語(yǔ)句 例2 2 二選一選擇器的構(gòu)造體說(shuō)明 ARCHITECTUREconnectOFmuxIS 構(gòu)造體定義BEGIN 構(gòu)造體開(kāi)始標(biāo)記PROCESS d0 d1 sel 進(jìn)程signaltmp1 tmp2 tmp3 std logic 信號(hào)的聲明BEGIN 進(jìn)程開(kāi)始標(biāo)記tmp1 d0ANDsel 信號(hào)賦值語(yǔ)句tmp2 d1AND NOTsel 信號(hào)賦值語(yǔ)句tmp3 tmp1ORtmp2 信號(hào)賦值語(yǔ)句q tmp3 信號(hào)賦值語(yǔ)句ENDPROCESS 進(jìn)程結(jié)束ENDconnect 構(gòu)造體結(jié)束 例2 2 二選一選擇器的構(gòu)造體說(shuō)明 續(xù) libraryieee useieee std logic 1164 all entityINVisport x instd logic z outstd logic endINV architecturertlofINVisbeginz notx endrtl 我的處女作 秘籍一 四句話搞定庫(kù)申明libraryieee useieee std logic 1164 all useieee std logic unsigned all useieee std logic arith all 小語(yǔ) 將這四句話考到寫字板下 以后寫程序照考 實(shí)體基本格式entityentity nameisport signal name modesignal type signal name modesignal type endentity name 實(shí)體以entity實(shí)體名is開(kāi)始 以end實(shí)體名 結(jié)束 實(shí)體的主要內(nèi)容為端口 port 說(shuō)明 要點(diǎn) 實(shí)體名 信號(hào)名 信號(hào)模式 信號(hào)類型實(shí)體名 信號(hào)名英文字母和數(shù)字構(gòu)成 字母開(kāi)頭 可在名稱中使用單個(gè)下劃線符號(hào) 字母不分大小寫 名稱應(yīng)具有意義 方便記憶 名稱不能重復(fù)使用 很多編譯器規(guī)定 文件名和項(xiàng)目名必須與實(shí)體名相同 信號(hào)模式每個(gè)端口信號(hào)都必須規(guī)定信號(hào)模式 信號(hào)模式規(guī)定信號(hào)流動(dòng)的方向 常用信號(hào)模式 in信號(hào)由該端口輸入out信號(hào)由該端口輸出inout雙向端口 通常由三態(tài)門控制buffer輸出端口 但模塊內(nèi)可以使用該信號(hào)buffer信號(hào)只能定義在兩個(gè)端口之間 buffer信號(hào)連接的端口模式都應(yīng)為buffer 信號(hào)類型 所有信號(hào)都必須規(guī)定其類型 數(shù)字電路設(shè)計(jì)中最常用的類型為 std logic單個(gè)邏輯量std logic vector邏輯數(shù)組 總線邏輯量其他語(yǔ)法要點(diǎn)除了第一行entity is以外 每一句以分號(hào) 結(jié)束 編寫程序時(shí) 一行可以含若干句 以分號(hào)間隔 一句也可以寫若干行 在一句結(jié)束后 可以用 符號(hào)后接說(shuō)明文字 這些文字用于幫助理解程序 不會(huì)對(duì)編譯產(chǎn)生影響 單詞之間必須使用空格 并列信號(hào)間使用逗號(hào) 作業(yè)